JPH0473913B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電荷結合素子の信号処理装置に関す
る。

（従来の技術） 電荷結合素子（以後、CCDと略す）は、一般
に撮像素子として用いられているが、従来の撮像
管に比べ、小型・軽量・低消費電力、高信頼性と
いう特長があり、さらに図形ひずみ、焼付きがな
いなどの特性面の利点を持つ。このため、近年、
工業用カメラ、家庭用VTR一体型カメラなどの
分野では、撮像管にとつてかわりつつあり、さら
には、半導体製造技術の発達によつて、より高解
像度、かつ高感度のCCDが開発された結果放送
用カメラといつた高品質な画像が要求される分野
にも用いられ始めている。

ところで以上の特長を有するCCD撮像素子に
も幾つかの欠点があり、その大きなものの一つに
画素欠陥の問題がある。つまり、CCD撮像素子
のように一個一個独立した画素を形成する撮像素
子においては、数十万画素の内の一画素であつて
も、画素に欠陥があると、画像ではキズとしてハ
ツキリと目立つてしまうということであり、これ
は高画質化の大きな妨げとなつている。このた
め、従来、サンプルホールド回路等によつて、欠
陥画素の信号を隣接する画素の信号に置き変える
ことによつて欠陥補償を行つて来た。

第８図に、相関二重サンプリング法における従
来の画素欠陥補償回路の一例を示す。

第８図において、CCD８１は、駆動回路８６
によつて、駆動される。そして、CCD８１より
出力される信号Ａは、フイードスルー期間に、ク
ランプ回路８２によつてクランプされ、さらにそ
の出力信号Ｂは、サンプルホールド回路８３によ
つて、信号電圧がサンプルホールドされる。この
サンプリングの方法を、相関二重サンプリング法
（CDS法と略す）と言う。なお、Ｄ、Ｅは、それ
ぞれクランプパルス、サンプルホールドパルスを
示し、サンプルパルス発生器８７で発生され、サ
ンプルパルス制御回路８５によつて、駆動回路８
６の駆動パルスに同期して印加される。また、メ
モリ８４には、欠陥画素の位置情報が記憶されて
いる。

次は、この画素欠陥補償回路の動作を第９図の
タイムチヤートを用いて説明する。CCD８１の
出力信号Ａの一周期は、リセツトスイツチトラン
ジスタがリセツトパルスによつてONさせられる
リセツト期間３１、次に、浮遊拡散層を一定電位
に保たれるフイードスルー期間３２、そして、
CCD８１から電荷検出部に信号電荷が送り込ま
れる信号期間３３より成る。信号電圧Ｖは電荷検
出部におけるフイードスルー期間３２の電位と信
号期間３３の電位の差V_P1〜V_P4として検出され
る。一周期毎にフイードスルー期間３２に、クラ
ンプパルスＤがクランプ回路８２に印加され、フ
イードスルーレベルは一定電位V_CPにクランプさ
れる。そして、その後、信号期間３３に、サンプ
ルホールドパルスＥがサンプルホールド回路８３
に加わり、信号電圧V_P1〜V_P4がサンプルホール
ドされるわけであるが、例えば、V_P3の電圧が欠
陥画素の電圧であるとすると、メモリ８４の欠陥
画素の位置情報を基に、V_P3をサンプリングする
サンプルホールドパルスが印加されない様にし
て、V_P2の電圧を、そのままホールドする。そし
て、その次の正常な画素においては、サンプルホ
ールドパルスを印加する。以上の動作により、欠
陥画素の信号を、一周期前の画素の信号に置き換
えることが可能となる。

（発明が解決しようとする問題点） 以上、述べた従来の画素欠陥補償回路では、欠
陥画素の画像情報を、一周期前の画素の画像情報
に置き換えるため、標本化の際、信号電圧をサン
プルホールドしなければならない。従つて、信号
に、高域のノイズ成分が含まれていると、信号電
圧がホールドされることによつて、次に詳しく説
明するようにこの高域のノイズ成分が低域のノイ
ズ成分として折り返されてしまい、これが画質劣
化の要因となる。

第１０図に、従来のCDS法におけるサンプル
ホールドの動作を示す。第８図のクランプ回路８
２によつて、フイードスルーレベルをある一定の
電位V_CPにクランプされたCCD８１の出力信号Ｂ
は、サンプルホールドパルスＥによつて、サンプ
ルホールドされるが、ホールドされるまでの間の
出力信号は、Ｃの様に変動する。つまり、時刻t_a
において、サンプルホールドが始まると、ホール
ドコンデンサの電位は、徐々に入力信号Ｂに近づ
いて行き、時刻t_bで、入力信号Ｂと同じになる。
（（t_b−t_a）をアクイジシヨタイムと言う）そし
て、サンプルパルスがオフになる時刻t_cにおける
ホールドコンデンサの電位が、次にサンプルパル
スがオンする迄の間ホールドされる。従つてホー
ルドされる電圧は、サンプルパルスがオフする時
刻t_cの信号電圧によつて決定されるため、信号電
圧に高域ノイズ成分による変動が重畳されている
と高周波の変動は、低周波の変動として置き換え
られてしまう。第１１図の周波数特性を示す図で
説明すると、図の如く、高域のノイズ成分は、低
域のノイズ成分に折り返される。よつて、ローパ
スフイルター（LPF）で帯域制限しても、この
ノイズ成分は除去できないのである。

本発明は、この問題点を解決したもので、その
目的とするところは、折り返しのノイズ成分をな
くし、且つ、画素欠陥を補償することを可能にし
たノイズ抑制兼画素欠陥補償回路を提供すること
にある。

（問題点を解決するための手段） 本発明によれば、半導体基板上に形成された光
電変換素子群、該光電変換素子群で光電変換され
た信号電荷を転送する電荷転送シフトレジスタ、
転送された信号電荷を検出する浮遊拡散型の電荷
検出部、該電荷検出部の電位変化を出力する出力
アンプ、前記電荷検出部の電位を一定電位にリセ
ツトするリセツト部、および検出済みの信号電荷
を掃き出すリセツトドレイン部を有する電荷結合
素子と、該電荷結合素子を駆動して、一画素周期
内に信号電荷が前記電荷検出部に注入される第１
の期間、前記電荷検出部の信号電荷が前記リセツ
トドレイン部に掃き出される第２の期間、及び前
記電荷検出部の電位が一定電位にリセツトされる
第３の期間とに分割して出力信号を得る駆動回路
と、前記出力信号及び該出力信号を所定期間デイ
レイラインにより遅延させた信号を入力とし、一
画素周期内に前記出力信号の第１の期間と第３の
期間の電位差が正の電圧である第１の信号電圧及
び負の電圧である第２の信号電圧として分割して
現われる信号を出力とする差動増幅器と、前記第
１、第２の信号電圧を交互に２つの出力に切り換
えて取り出す第１のスイツチ回路と、該スイツチ
回路の各出力に併置されたサンプルホールド回路
及びゲート回路と、前記サンプルホールド回路と
ゲート回路の出力の極性を同一にするインバータ
と、同極性となつた前記サンプルホールド回路及
びゲート回路の出力信号を選択して取り出す第２
のスイツチ回路とを備えたことを特徴とする電荷
結合素子の信号処理装置が得られる。

（作用） 第６図に、本実施例におけるサンプリングの動
作を示す。本実施例では、置き換える欠陥画素の
画像情報を除いては、サンプリングはゲート回路
を用いる。従つて、同図のように、ゲートパルス
がオンしている間のみ、ゲート回路が導通状態
となり、入力信号に追従した出力信号が得ら
れるのである。従つて、高域のノイズ成分が、低
域に折り返されることはない。よつて、第７図の
周波数特性で示す様なローパスフイルターで帯域
制限することによつて、高域のノイズ成分は完全
に除去できるのである。

以上のように、本発明による欠陥画素補償回路
によつて、高域のノイズ成分が低域に折り返され
ることはなしに、欠陥画素補償を行うことができ
る。

（実施例） 以下、本発明の実施例について図面を用いて説
明する。第１図に、本発明によるCCDの信号処
理回路の全体構成を示す。同図において、CCD
１１は、駆動回路２２によつて駆動される。そし
て、そのCCD１１の出力信号は、フイードスル
ー期間の電位と信号期間の電位の差分を増幅でき
る様に、デイレイライン１２を通してある一定時
間遅延させた出力信号と共に、差動増幅器１３に
接続されている。差動増幅器１３の出力信号で
は、一周期間内に信号電圧を示す電圧が正負２か
所に現われる。そこで、一周期間内に現われる正
負の信号は、それぞれサンプルパルス制御回路１
９によりコントロールされているアナログスイツ
チ１４によつて、一方は、ゲート回路１７によつ
てサンプリングされ、もう一方は、サンプルホー
ルド回路１５によつてサンプリングされる様に切
り換えられる。そして、さらにアナログスイツチ
１８によつて、正常な画素においては、ゲート回
路１７の出力信号を、欠陥画素においてはサンプ
ルホールド回路１５（正確には、インバータ１６
の出力）の出力信号を選択する様に切り換えられ
る。なお、インバータ１６は、信号の極性を合わ
せるためのものであり、メモリ２０には欠陥画素
の位置情報が記憶されている。また、パルス発生
器２１は、全てのサンプルパルスの源となるパル
ス発生器である。

第２図に、インターラインCCD撮像素子に適
用した実施例での、CCD撮像素子と差動増幅回
路部分の構成を示す。同図において、フオトダイ
オードＰ１〜Ｐ５で光電交換された信号電荷は、
垂直シフトレジスタ２３に読み出され、水平シフ
トレジスタ２４に向かつて転送される。次に、水
平シフトレジスタ２４に転送された信号電荷は、
一行毎、出力アンプ２５より出力される。なお、
フオトダイオードＰ３の斜線は、Ｐ３が欠陥画素
であることを示す。そして、出力アンプ２５の次
には、差動増幅器１３が接続されている。その差
動増幅器１３の正入力には、出力アンプ２５の出
力信号が直接入力され、負入力にはデイレイラ
イン１２を介して、一定期間遅延された出力信号
が入力される。次に、この差動増幅部における
動作を、第３図のタイムチヤートを用いて説明す
る。出力アンプ２５の出力信号の内、一画素周
期は、リセツト期間３１、フイードスルー期間３
２、信号期間３３に分けられ、一画素の出力信号
電圧は、フイードスルー期間３２の電位と信号期
間３３の電位に差として表わされる。つまり、本
図で画素Ｐ１〜Ｐ４の出力信号電圧は、それぞれ
V_P1〜V_P4となる。の信号は、CCDの出力信号
を、デイレイライン１２によつてフイードスル
ー期間分遅延させられた信号である。

の信号は、差動増幅器１３の出力信号であ
る。同図の様に、差動増幅器１３の出力信号にお
いて画素Ｐ１〜Ｐ４の出力信号電圧V_P1〜V_P4は、
正負の電圧V_P1（＋）〜V_P4（＋），V_P1（−）〜V_P4
（−）として、それぞれ２ケ所に現われる。

第４図に、サンプリング部の回路構成を示す。
差動増幅器１３の出力は、アナログスイツチ１４
を介して、サンプルホールド回路１５、及びゲー
ト回路１７に接続されている。

そして、各サンプリング回路の出力は、アナロ
グスイツチ１８を介して次の信号処理回路へ接続
されている。

なお、同図で、、は、それぞれアナログス
イツチ１４，１８を制御するパルス、は、サン
プルホールドパルス、はゲートパルスを示す。

また、インバータ１６は、サンプリング回路１
５，１６の極性を同じにするためのものである。
以上の信号処理回路の動作を、第５図のタイムチ
ヤートを用いて説明する。まず、差動増幅器１３
の出力信号に、画素Ｐ１の信号電圧が負の電圧
V_P1（−）として現われる時刻t₁において、アナロ
グスイツチ１４の制御パルスは、Low（以後Ｌ
と略す）の状態となつており、スイツチ１４は、
ゲート回路１７と導通している。

そして、その時、ゲートパルスは、High（以
後、Ｈと略す）となり、ゲート回路１７は、ゲー
トパルスがHighの間、ON状態となつて、負の
信号電圧V_P1（−）がサンプリングされる。そし
て、続いて制御パルスは、Ｈ状態となつて、ス
イツチ１４は、サンプルホールド回路１５側に切
り変わる。そして、画素Ｐ１の信号電圧が正の電
圧V_P1（＋）として現われる時刻t₂において、パル
スがＨとなつて、信号電圧V_P1（＋）がサンプ
リングされ始め、パルスがＬになつてから以降
は、信号電圧V_P1が、次にがＨになるまでホー
ルドされる。以上の動作を繰り返すことにより、
正負に現われた信号電圧V_P（＋）、V_P（−）は、サ
ンプリングされる。

次に、ゲート回路１７の出力信号は、サンプ
ルホールド回路１５の出力信号と同極性にする
ために、インバータ１６によつて反転される。

出力回路へ続くアナログスイツチ１８の動作に
ついて述べる。正常な画素においては、アナログ
スイツチ１８の制御パルスは、Ｌとなつて、ゲー
ト回路１７側の出力信号が出力される。そし
て、欠陥画素Ｐ３の出力信号V_P3がゲート回路１
７より出力される時刻t₃になると、アナログスイ
ツチ１８の制御パルスがＨとなつてスイツチ１８
はサンプルホールド回路１５側に切り換わり、今
度は一画素前の信号電圧V_P２が出力される。つ
まり、メモリ２０の欠陥画素の位置情報を基にし
て、スイツチ１８の切り換え動作を行うことによ
つて欠陥画素の信号電圧を一画素前の信号電圧に
置き換えることができたわけである。

以上の動作を繰り返すことにより、信号電圧を
ゲート回路でサンプリングしながら、画素欠陥を
補償することができる。

（発明の効果） 以上述べたように、本発明による信号処理回路
によつて、正常画素の信号電圧についてはゲート
回路を用いて、高域のノイズ成分を低域に折り返
すことなしにサンプリングすることができ、欠陥
画素の信号電圧については、サンプルホールド回
路の信号を用いて、スイツチ動作によつて隣接す
る画素の信号電圧に置き換えることができる。そ
の結果、低ノイズ、且つ、キズによる画質劣化の
少ない高品質の画像を得ることができる。

なお、本実施例では、欠陥画素の信号電圧を、
一画素前の信号電圧で置き換えているが、メモリ
内のキズの位置情報を基にしてサンプルホールド
パルスを制御することによつて、任意の画素の信
号電圧に置き換えることができる。従つて連続し
て、欠陥画素が存在しても、欠陥補償は可能であ
る。

【図面の簡単な説明】

第１図は、本発明による実施例における全体の
回路構成図、第２図は、本実施例のCCD撮像素
子及び差動増幅部の回路構成図、第３図は、差動
増幅部の動作を示すタイムチヤート、第４図は、
本実施例のサンプリング部の回路構成図、第５図
は、サンプリング及び画素欠陥補償の動作を示す
タイムチヤート、第６図は、ゲート回路の動作を
示す図、第７図は、本実施例の高域ノイズ抑制効
果を示す図、第８図は、従来例における全体の回
路構成図、第９図は、従来例のサンプリング及び
画素欠陥補償の動作を示す図、第１０図は、サン
プルホールド回路の動作を示す図、第１１図は、
従来例の高域ノイズ成分の折り返し現象を示す図
である。 １１，８１……電荷結合素子、１２……デイレ
イライン、１３……差動増幅器、１４，１８……
アナログスイツチ、１５，８３……サンプルホー
ルド回路、１６……インバータ、１７……ゲート
回路、１９，８５……サンプルパルス制御回路、
２０，８４……メモリ、２１，８７，サンプルパ
ルス発生器、２２，８６……駆動回路、２３……
垂直シフトレジスタ、２４……水平シフトレジス
タ、２５……出力アンプ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に形成された光電変換素子群、
   該光電変換素子群で光電変換された信号電荷を転
   送する電荷転送シフトレジスタ、転送された信号
   電荷を検出する浮遊拡散型の電荷検出部、該電荷
   検出部の電位変化を出力する出力アンプ、前記電
   荷検出部の電位を一定電位にリセツトするリセツ
   ト部、および検出済みの信号電荷を掃き出すリセ
   ツトドレイン部を有する電荷結合素子と、該電荷
   結合素子を駆動して、一画素周期内に信号電荷が
   前記電荷検出部に注入される第１の期間、前記電
   荷検出部の信号電荷が前記リセツトドレイン部に
   掃き出される第２の期間、及び前記電荷検出部の
   電位が一定電位にリセツトされる第３の期間とに
   分割して出力信号を得る駆動回路と、前記出力信
   号及び該出力信号を所定期間デイレイラインによ
   り遅延させた信号を入力しと、一画素周期内に前
   記出力信号の第１の期間と第３の期間の電位差が
   正の電圧である第１の信号電圧及び負の電圧であ
   る第２の信号電圧として分割して現われる信号を
   出力とする差動増幅器と、前記第１、第２の信号
   電圧を交互に２つの出力に切り換えて取り出す第
   １のスイツチ回路と、該スイツチ回路の各出力に
   併置されたサンプルホールド回路及びゲート回路
   と、前記サンプルホールド回路とゲート回路の出
   力の極性を同一にするインバータと、同極性とな
   つた前記サンプルホールド回路及びゲート回路の
   出力信号を選択して取り出す第２のスイツチ回路
   とを備えたことを特徴とする電荷結合素子の信号
   処理装置。 ２ 前記第１及び第２のスイツチ回路を制御する
   抜き取りパルス、前記サンプルホールド回路及び
   前記ゲート回路を制御するサンプルパルスはパル
   ス発生器より発生したパルスを合成し、サンプル
   パルス制御回路により駆動回路と同期して印加さ
   れる特許請求の範囲第１項に記載の電荷結合素子
   の信号処理装置。 ３ 前記サンプルホールド回路を制御するサンプ
   ルパルス、及び前記第２のスイツチ回路を制御す
   る抜き取りパルスは、欠陥画素の位置情報が記憶
   されたメモリのデータを基にサンプルパルス制御
   回路により制御され、欠陥画素の信号が隣接する
   周辺画素の信号によつて置換される特許請求の範
   囲第１項に記載の電荷結合素子の信号処理装置。