JPH0474033A - エラー挿入回路 - Google Patents
エラー挿入回路Info
- Publication number
- JPH0474033A JPH0474033A JP18624390A JP18624390A JPH0474033A JP H0474033 A JPH0474033 A JP H0474033A JP 18624390 A JP18624390 A JP 18624390A JP 18624390 A JP18624390 A JP 18624390A JP H0474033 A JPH0474033 A JP H0474033A
- Authority
- JP
- Japan
- Prior art keywords
- error
- input data
- frames
- circuit
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入力データのフレームパルスの数をカウンタで計数し、
所定数Ａのフレームの中にエラーパルスを挿入した試験
信号を出力するエラー挿入回路に関し、 入力データの所定数へのフレームの任意の数Ｂのフレー
ムの中にエラーパルスを挿入しフレームエラーの試験信
号を発生する回路を目的とし、カウンタに入力データの
フレームパルスを所定数＾だけ計数させる第１の設定器
と該所定数Ａより少ない任意の数Ｂだけ計数させる第２
の設定器と該第１の設定器で設定し計数した数Ａが該第
２の設定器で設定し計数した数Ｂより小さい時のみＨレ
ベルの出力を出力する比較器を具え、該比較器の出力と
該入力データに挿入すべきエラーバルスとの論理積を取
るへＮＤ回路の出力と前記入力データとの排他的論理和
を取るＥＸ−ＯＲ回路の出力を前記入力データの所定数
へのフレームの中の任意の数Ｂのフレームにエラーパル
スを挿入してフレームエラーの試験信号とするように構
成する。
所定数Ａのフレームの中にエラーパルスを挿入した試験
信号を出力するエラー挿入回路に関し、 入力データの所定数へのフレームの任意の数Ｂのフレー
ムの中にエラーパルスを挿入しフレームエラーの試験信
号を発生する回路を目的とし、カウンタに入力データの
フレームパルスを所定数＾だけ計数させる第１の設定器
と該所定数Ａより少ない任意の数Ｂだけ計数させる第２
の設定器と該第１の設定器で設定し計数した数Ａが該第
２の設定器で設定し計数した数Ｂより小さい時のみＨレ
ベルの出力を出力する比較器を具え、該比較器の出力と
該入力データに挿入すべきエラーバルスとの論理積を取
るへＮＤ回路の出力と前記入力データとの排他的論理和
を取るＥＸ−ＯＲ回路の出力を前記入力データの所定数
へのフレームの中の任意の数Ｂのフレームにエラーパル
スを挿入してフレームエラーの試験信号とするように構
成する。
本発明はデータ伝送に係り、特に入力データの成る所定
数へのフレームを監視し其の中のエラーフレームが成る
フレーム数Ｂ以上又は以下になったら、警報を発生又は
解除するフレームエラーの警報回路の試験をする場合の
試験信号の発生として、入力データにエラーパルスを挿
入するエラー挿入回路に関する。
数へのフレームを監視し其の中のエラーフレームが成る
フレーム数Ｂ以上又は以下になったら、警報を発生又は
解除するフレームエラーの警報回路の試験をする場合の
試験信号の発生として、入力データにエラーパルスを挿
入するエラー挿入回路に関する。
フレームエラー警報回路の試験信号としては、監視する
フレーム数Ａと警報の発生又は解除の限界値を与えるエ
ラーフレーム数Ｂの設定が任意に出来て且つ容易に変更
できる事が必要である。
フレーム数Ａと警報の発生又は解除の限界値を与えるエ
ラーフレーム数Ｂの設定が任意に出来て且つ容易に変更
できる事が必要である。
従来のフレームエラーの試験信号の発生回路は、第３図
の如（、入力データＤｉＯフレームパルスＦをカウンタ
２３でカウントする事により、監視するフレーム数へを
定めて、設定器２１で設定した数Ａだけカウントする。
の如（、入力データＤｉＯフレームパルスＦをカウンタ
２３でカウントする事により、監視するフレーム数へを
定めて、設定器２１で設定した数Ａだけカウントする。
カウンタ２３は、設定された数へのフレーム数をカウン
トする毎に１個の桁上げキャリーアウトＣａを出力し、
該キャリーアウトＣａと、挿入すべきエラーパルスＥと
の論理積をＡＮＤ回路２５でとり、そのＡＮＤ出力と人
力データＤｉとの排他的論理和をＥＸ−ＯＲ回路２６で
とって、其の出力に、入力データＤｉにエラーパルスＥ
を挿入した試験信号Ｄｏａを発生していた。
トする毎に１個の桁上げキャリーアウトＣａを出力し、
該キャリーアウトＣａと、挿入すべきエラーパルスＥと
の論理積をＡＮＤ回路２５でとり、そのＡＮＤ出力と人
力データＤｉとの排他的論理和をＥＸ−ＯＲ回路２６で
とって、其の出力に、入力データＤｉにエラーパルスＥ
を挿入した試験信号Ｄｏａを発生していた。
上述の従来のフレームエラーの試験信号の発生回路は、
入力データロ１ＯフレームパルスＦの数を計数するカウ
ンタ２３に対して設定器２１で設定した所定数へのフレ
ームの中の１フレームにしかエラーパルスＥを挿入する
事が出来ないという問題が生じていた。
入力データロ１ＯフレームパルスＦの数を計数するカウ
ンタ２３に対して設定器２１で設定した所定数へのフレ
ームの中の１フレームにしかエラーパルスＥを挿入する
事が出来ないという問題が生じていた。
本発明の課題は、入力データＤｉの所定数へのフレーム
の任意の数Ｂのフレームの中に、エラーパルスを挿入し
て、フレームエラーの試験信号を発生させる回路の提供
にある。
の任意の数Ｂのフレームの中に、エラーパルスを挿入し
て、フレームエラーの試験信号を発生させる回路の提供
にある。
この課題は、第１図の原理図の如く、カウンタ３に入力
データＤｉＯフレームパルスＦを所定数Ａだけ計数させ
る第１の設定器１と、該所定数へより少ない任意の数Ｂ
だけ計数させる第２の設定器２と、該第１の設定器で設
定し計数した数Ａが第２の設定器２で設定し計数した数
Ｂより小さい時のみレベルＨの出力Ｃを出力する比較器
４を具え、該比較器４の出力Ｃと挿入すべきエラーパル
スＥとの論理積を取ったＡＮＤ回路５の出力と、入力デ
ータＤｉとの排他的論理和を取るＥＸ−ＯＲ回路６の出
力を、入力データＤｉの所定フレームへの任意の数Ｂの
フレームにエラーパルスＥを挿入したフレームエラーの
試験信号Ｄｏとするように構成した本発明によって解決
される。
データＤｉＯフレームパルスＦを所定数Ａだけ計数させ
る第１の設定器１と、該所定数へより少ない任意の数Ｂ
だけ計数させる第２の設定器２と、該第１の設定器で設
定し計数した数Ａが第２の設定器２で設定し計数した数
Ｂより小さい時のみレベルＨの出力Ｃを出力する比較器
４を具え、該比較器４の出力Ｃと挿入すべきエラーパル
スＥとの論理積を取ったＡＮＤ回路５の出力と、入力デ
ータＤｉとの排他的論理和を取るＥＸ−ＯＲ回路６の出
力を、入力データＤｉの所定フレームへの任意の数Ｂの
フレームにエラーパルスＥを挿入したフレームエラーの
試験信号Ｄｏとするように構成した本発明によって解決
される。
Ｃ作用〕
カウンタ３は、入力データＤｉＯフレームパルスＦを、
第１の設定器１で設定した数Ａだけカウントし、其のカ
ウント値へと第２の設定器２で設定しカウントした数Ｂ
とを比較器４にて比較し前記第１の設定器１で設定しカ
ウントした数Ａが第２の設定器２で設定しカウントした
数Ｂより小さい時のみレベルＨの出力Ｃを出力する。そ
して此の比較器４の出力Ｃと挿入すべきエラーパルスＥ
との論理積をＡＮＤ回路５で取った出力と、入力データ
Ｄｉとの排他的論理和をＥＸ−ＯＲ回路６で取って、其
の出力を、入力データＤｉの所定フレームＡの中の任意
の数ＢのフレームにエラーパルスＥを挿入したフレーム
エラーの試験信号Ｄｏとする。
第１の設定器１で設定した数Ａだけカウントし、其のカ
ウント値へと第２の設定器２で設定しカウントした数Ｂ
とを比較器４にて比較し前記第１の設定器１で設定しカ
ウントした数Ａが第２の設定器２で設定しカウントした
数Ｂより小さい時のみレベルＨの出力Ｃを出力する。そ
して此の比較器４の出力Ｃと挿入すべきエラーパルスＥ
との論理積をＡＮＤ回路５で取った出力と、入力データ
Ｄｉとの排他的論理和をＥＸ−ＯＲ回路６で取って、其
の出力を、入力データＤｉの所定フレームＡの中の任意
の数ＢのフレームにエラーパルスＥを挿入したフレーム
エラーの試験信号Ｄｏとする。
従って本発明のエラー挿入回路は、入力データＤｉの成
る所定数へのフレームの中の任意の数Ｂのフレームの中
にエラーパルスＥを挿入してフレームエラーの試験信号
を発生するので１問題は解決される。
る所定数へのフレームの中の任意の数Ｂのフレームの中
にエラーパルスＥを挿入してフレームエラーの試験信号
を発生するので１問題は解決される。
第２図は本発明の実施例のエラー挿入回路の構成を示す
ブロック図であり、カウンタ１３は、先ず第１設定器１
１で設定した数Ａをカウントするが、例えばＡ・１００
として、設定器１１によりカウンタ１３を、１００進カ
ウンタに設定したとすると、カウンタ１３は、０から９
９迄をカウントして、入力データＤｉの１００フレーム
分をカウントする。一方、第２設定器１２では、エラー
パルスＥを挿入するフレームの数Ｂを設定する。例えば
Ｂ・５０とすると、コンパレータ１４では、Ａ＜Ｂの間
、即ちカウンタ１３の計数値が０〜４９の間は、レベル
Ｈとなり、 ＡＮＤ回路１５とＥＸ−ＯＲ回路１６を介
して、エラーパルスＥを入力データＤｉに挿入する。カ
ウンタ１３の計数値が５０〜９９の間は、Ａ＞Ｂとなる
ので、コンパレータ１４の出力はレベルＬとなり、エラ
ーパルスＥは、ＡＮＤ回路１５でマスクされ、入力デー
タＤｉにエラーパルスＥは挿入されない。よって、入力
データＤｉの１００フレーム中の５０フレームに、エラ
ーパルスＥを挿入することになる。
ブロック図であり、カウンタ１３は、先ず第１設定器１
１で設定した数Ａをカウントするが、例えばＡ・１００
として、設定器１１によりカウンタ１３を、１００進カ
ウンタに設定したとすると、カウンタ１３は、０から９
９迄をカウントして、入力データＤｉの１００フレーム
分をカウントする。一方、第２設定器１２では、エラー
パルスＥを挿入するフレームの数Ｂを設定する。例えば
Ｂ・５０とすると、コンパレータ１４では、Ａ＜Ｂの間
、即ちカウンタ１３の計数値が０〜４９の間は、レベル
Ｈとなり、 ＡＮＤ回路１５とＥＸ−ＯＲ回路１６を介
して、エラーパルスＥを入力データＤｉに挿入する。カ
ウンタ１３の計数値が５０〜９９の間は、Ａ＞Ｂとなる
ので、コンパレータ１４の出力はレベルＬとなり、エラ
ーパルスＥは、ＡＮＤ回路１５でマスクされ、入力デー
タＤｉにエラーパルスＥは挿入されない。よって、入力
データＤｉの１００フレーム中の５０フレームに、エラ
ーパルスＥを挿入することになる。
以上の如く、第２図の本発明の実施例のエラー挿入回路
は、第１の設定器１１と第２の設定器１２により、カウ
ンタ１３の設定値のＡとＢを、Ａ＜Ｂの関係の下で任意
に定めれば、入力データＤｉの成るフレーム数への任意
の数Ｂのフレームの中にエラーパルスＥを挿入してフレ
ームエラーの試験信号を発生する事が可能となるので問
題は無い。
は、第１の設定器１１と第２の設定器１２により、カウ
ンタ１３の設定値のＡとＢを、Ａ＜Ｂの関係の下で任意
に定めれば、入力データＤｉの成るフレーム数への任意
の数Ｂのフレームの中にエラーパルスＥを挿入してフレ
ームエラーの試験信号を発生する事が可能となるので問
題は無い。
以上説明した如く、本発明によれば、カウンタに対して
計数周期を設定する第１の設定器と第２の設定器により
、任意のＡフレーム中のＢフレームにエラーパルスを挿
入して、任意のフレームエラーの試験信号を発生できる
効果が得られる。
計数周期を設定する第１の設定器と第２の設定器により
、任意のＡフレーム中のＢフレームにエラーパルスを挿
入して、任意のフレームエラーの試験信号を発生できる
効果が得られる。
第１図は本発明のエラー挿入回路の基本構成を示す原理
図、 第２図は本発明の実施例のエラー挿入回路の構成を示す
ブロック図、 第３図は従来のフレームエラーの試験信号の発生回路の
ブロック図である。 図において、１，１１．２１はフレーム数への設定器、
２．１２はフレーム数Ｂの設定器、３，１３．２３はフ
レーム数を計数するカウンタ、４，１４は比較器でコン
パレータ、５．１５．２５はエラーパルスをマスクする
ＡＮＤ回路、６，１６．２６はエラーパルスを挿入する
ＥＸ−ＯＲ回路である。
図、 第２図は本発明の実施例のエラー挿入回路の構成を示す
ブロック図、 第３図は従来のフレームエラーの試験信号の発生回路の
ブロック図である。 図において、１，１１．２１はフレーム数への設定器、
２．１２はフレーム数Ｂの設定器、３，１３．２３はフ
レーム数を計数するカウンタ、４，１４は比較器でコン
パレータ、５．１５．２５はエラーパルスをマスクする
ＡＮＤ回路、６，１６．２６はエラーパルスを挿入する
ＥＸ−ＯＲ回路である。
Claims (1)
- 入力データ（Ｄｉ）のフレームパルス（Ｆ）の数をカウ
ンタ（３）で計数し所定数Ａのフレームの中の任意の数
Ｂのフレームにエラーパルス（Ｅ）を挿入した信号（Ｄ
ｏ）を出力するエラー挿入回路において、該カウンタ（
３）に該入力データ（Ｄｉ）のフレームパルス（Ｆ）を
所定数Ａだけ計数させる第１の設定器（１）と、該所定
数Ａより少ない任意の数Ｂだけ計数させる第２の設定器
（２）と、該第１の設定器で設定し計数した数Ａが該第
２の設定器で設定し計数した数Ｂより小さい時のみＨレ
ベルの出力（Ｃ）を出力する比較器（４）を具え、該比
較器の出力（Ｃ）と該入力データ（Ｄｉ）に挿入すべき
エラーパルス（Ｅ）との論理積を取るＡＮＤ回路（５）
の出力と前記入力データ（Ｄｉ）との排他的論理和を取
るＥＸ−ＯＲ回路（６）の出力を、前記入力データ（Ｄ
ｉ）の所定数Ａのフレームの中の任意の数Ｂのフレーム
にエラーパルス（Ｅ）を挿入しフレームエラーの試験信
号（Ｄｏ）とすることを特徴とするエラー挿入回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18624390A JPH0474033A (ja) | 1990-07-13 | 1990-07-13 | エラー挿入回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18624390A JPH0474033A (ja) | 1990-07-13 | 1990-07-13 | エラー挿入回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474033A true JPH0474033A (ja) | 1992-03-09 |
Family
ID=16184858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18624390A Pending JPH0474033A (ja) | 1990-07-13 | 1990-07-13 | エラー挿入回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474033A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363379A (en) * | 1992-04-30 | 1994-11-08 | International Business Machines Corporation | FDDI network test adaptor error injection circuit |
| JP2020120249A (ja) * | 2019-01-23 | 2020-08-06 | アンリツ株式会社 | Ｆｅｃエラー付加装置、それを用いた試験信号発生装置、及びｆｅｃエラー付加方法 |
-
1990
- 1990-07-13 JP JP18624390A patent/JPH0474033A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363379A (en) * | 1992-04-30 | 1994-11-08 | International Business Machines Corporation | FDDI network test adaptor error injection circuit |
| JP2020120249A (ja) * | 2019-01-23 | 2020-08-06 | アンリツ株式会社 | Ｆｅｃエラー付加装置、それを用いた試験信号発生装置、及びｆｅｃエラー付加方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS57173230A (en) | Phase synchronizing circuit | |
| JPH0474033A (ja) | エラー挿入回路 | |
| JPS6153586A (ja) | 中性子事象計数回路 | |
| GB2213028A (en) | Window system synchronising protective circuit | |
| JP2625249B2 (ja) | フレーム検出回路 | |
| US4811104A (en) | Noise eliminating apparatus for key signal | |
| JPH03259639A (ja) | フレーム同期方式 | |
| JP3149995B2 (ja) | パルス監視回路 | |
| JP2637036B2 (ja) | トリガー装置 | |
| JP3164904B2 (ja) | 入力信号断検出方式 | |
| KR100237543B1 (ko) | 통신 시스템의 시스템 클럭 감시장치 | |
| JPS6329226B2 (ja) | ||
| JPH04604Y2 (ja) | ||
| JPH04264290A (ja) | クロック回路 | |
| SU1464113A1 (ru) | Способ измерени числа истинных тройных совпадений и устройство дл его осуществлени | |
| SU1170447A1 (ru) | Цифровой дискриминатор | |
| SU425183A1 (ru) | Устройство для моделирования случайныхсобытий | |
| SU640245A1 (ru) | Измеритель интервалов времени | |
| JP3309399B2 (ja) | アラーム検出回路 | |
| JPS5858032B2 (ja) | パルス幅測定方法 | |
| JPH0568030A (ja) | 同期回路 | |
| JPS6139720A (ja) | トリガ制御回路 | |
| JPS63148737A (ja) | デ−タ通信装置 | |
| JPH01120142A (ja) | 符号誤り率劣化警報回路 | |
| JPH02141836A (ja) | プロセッサーのリセット方式 |