JPH04742A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04742A JPH04742A JP10205390A JP10205390A JPH04742A JP H04742 A JPH04742 A JP H04742A JP 10205390 A JP10205390 A JP 10205390A JP 10205390 A JP10205390 A JP 10205390A JP H04742 A JPH04742 A JP H04742A
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- JP
- Japan
- Prior art keywords
- wiring
- functional block
- mcu
- section
- random logic
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路に関するものである。
〔従来の技術］
第３図は従来の半導体集積回路のチップレイアウトを示
す平面図である。図において、は）はＲ／Ｌ（ランダム
ロジック）部、（２）はＭＣＵ部、（３）は周辺セル領
域、（４）は配線領域である。
す平面図である。図において、は）はＲ／Ｌ（ランダム
ロジック）部、（２）はＭＣＵ部、（３）は周辺セル領
域、（４）は配線領域である。
第４図は第３図の部分拡大図で、Ｒ／Ｌ （ランダムロ
ジック）部（１）、ＭＣＵ部（２）、周辺セル（６）の
接続関係を示す図である。図において、Ｒ／Ｌ （ラン
ダムロジック）部（１）と周辺セル（６）、ＭＣＵ部（
２）と周辺セル（６）をそれぞれ接続し、Ｒ／Ｌ （ラ
ンダムロジック）部（１）とＭＣＵ部（２）は周辺セル
（６）を介して接続しである。
ジック）部（１）、ＭＣＵ部（２）、周辺セル（６）の
接続関係を示す図である。図において、Ｒ／Ｌ （ラン
ダムロジック）部（１）と周辺セル（６）、ＭＣＵ部（
２）と周辺セル（６）をそれぞれ接続し、Ｒ／Ｌ （ラ
ンダムロジック）部（１）とＭＣＵ部（２）は周辺セル
（６）を介して接続しである。
第４図に示すように、Ｒ／Ｌ（ランダムロジック）部（
１）とＭＣＵ部（２）は直接に接続されず、必す周辺セ
ル（６）を介して接続されているため、周辺セル（６）
の入出力端子の部分に配線（５）が集まる。Ｒ／Ｌ （
ランダムロジック）部（１）及びＭＣＵ部（２）からそ
れぞれ周辺セル（６）に配線（５１を接続しており、Ｒ
／Ｌ （ランダム０９２２９部（１）、ＭＣＵ部（２）
、周辺セル（６）か近接する配線鎮域圓は、配線（５）
か密集する。
１）とＭＣＵ部（２）は直接に接続されず、必す周辺セ
ル（６）を介して接続されているため、周辺セル（６）
の入出力端子の部分に配線（５）が集まる。Ｒ／Ｌ （
ランダムロジック）部（１）及びＭＣＵ部（２）からそ
れぞれ周辺セル（６）に配線（５１を接続しており、Ｒ
／Ｌ （ランダム０９２２９部（１）、ＭＣＵ部（２）
、周辺セル（６）か近接する配線鎮域圓は、配線（５）
か密集する。
従来の半導体集積回路のチップレイアウトは第３図に示
すように、Ｒ／Ｌ（ランダムロジック）部とＭＣＵ部は
、それぞれ、周辺セルに接続し、Ｒ／Ｌ（ランダムロジ
ック）部とＭＣＵ部を接続する配線についても５周辺セ
ルを介して接続してあり、従って、周辺セルのへｄ力端
子の部分及び、Ｒ／Ｌ（ランタムロジック）部、ＭＣＵ
部、周辺セルか 近接する部分の配線領域に配線か密集
し、配線領域（４）の幅かＲ／Ｌ （ランダムロジック
）部、ＭＣＵ部、周辺セルか近接する配線領域の部分の
配線の幅によって決定してしまい、Ｒ／Ｌ （ランダム
ロジック）部、ＭＣＵ部、周辺セルか近接する配線領域
以外の配線領域内に、配線がレイアウトされていない空
き領域か生じるという問題点かあった。
すように、Ｒ／Ｌ（ランダムロジック）部とＭＣＵ部は
、それぞれ、周辺セルに接続し、Ｒ／Ｌ（ランダムロジ
ック）部とＭＣＵ部を接続する配線についても５周辺セ
ルを介して接続してあり、従って、周辺セルのへｄ力端
子の部分及び、Ｒ／Ｌ（ランタムロジック）部、ＭＣＵ
部、周辺セルか 近接する部分の配線領域に配線か密集
し、配線領域（４）の幅かＲ／Ｌ （ランダムロジック
）部、ＭＣＵ部、周辺セルか近接する配線領域の部分の
配線の幅によって決定してしまい、Ｒ／Ｌ （ランダム
ロジック）部、ＭＣＵ部、周辺セルか近接する配線領域
以外の配線領域内に、配線がレイアウトされていない空
き領域か生じるという問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、Ｒ／Ｌ （ランダムロジック）部、ＭＣＵ部
、周辺セルが近接する領域以外の配線領域内に生じる空
き領域を無くすことかできるとともに、配線領域のＲ線
密度を大きくすることかでき、チップ全体のサイズを小
さくし、半導体集積回路の高集積化を図ることを目的と
する。
たもので、Ｒ／Ｌ （ランダムロジック）部、ＭＣＵ部
、周辺セルが近接する領域以外の配線領域内に生じる空
き領域を無くすことかできるとともに、配線領域のＲ線
密度を大きくすることかでき、チップ全体のサイズを小
さくし、半導体集積回路の高集積化を図ることを目的と
する。
この発明に係る半一導体集積回路は、Ｒ／Ｌ （ランダ
ムロジック）部及びＭＣＵ部をレイアウトする場合にＲ
／Ｌ （ランダムロジック）部ＭＣＵＣ周部周辺セル間
線領域内の配線の幅を考慮し、配線の数か多く配線の幅
が大きくなった配線領域に接するＲ／Ｌ（ランダムロジ
ック）部の機能ブロックのＲ／Ｌ（ランダムロジック）
部とＭＣＵ部の並ぶ方向に垂直な方向の長さを、既存の
ＭＣＵ部との機能ブロックの前記方向と同じ方向の長さ
よりも短かくするようにしたものである。
ムロジック）部及びＭＣＵ部をレイアウトする場合にＲ
／Ｌ （ランダムロジック）部ＭＣＵＣ周部周辺セル間
線領域内の配線の幅を考慮し、配線の数か多く配線の幅
が大きくなった配線領域に接するＲ／Ｌ（ランダムロジ
ック）部の機能ブロックのＲ／Ｌ（ランダムロジック）
部とＭＣＵ部の並ぶ方向に垂直な方向の長さを、既存の
ＭＣＵ部との機能ブロックの前記方向と同じ方向の長さ
よりも短かくするようにしたものである。
この発明における半導体集積回路は配線ｍ域内に生じて
いた空き領域を無くすことかでき、配線領域の配線密度
を同上することができる。
いた空き領域を無くすことかでき、配線領域の配線密度
を同上することができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例である半導体集積回路のチップ
レイアウトを示す平面図で、図において、（１）はＲ／
Ｌ （ランダムロジック）部、（２（はＭＣＵ部、（３
）は周辺セル領域、（４）は配線領域である。
図はこの発明の一実施例である半導体集積回路のチップ
レイアウトを示す平面図で、図において、（１）はＲ／
Ｌ （ランダムロジック）部、（２（はＭＣＵ部、（３
）は周辺セル領域、（４）は配線領域である。
第２図は第１図の部分拡大平面図で、Ｒ／Ｌ （ランダ
ムロジック）部（１）、ＭＣＵ部（２）、周辺セル（６
）の接続関係を示した図である。図において、Ｒ／Ｌ
（ランダムロジック）部（１）とＭＣＵ部（２）は周辺
セルを介して接続しである。
ムロジック）部（１）、ＭＣＵ部（２）、周辺セル（６
）の接続関係を示した図である。図において、Ｒ／Ｌ
（ランダムロジック）部（１）とＭＣＵ部（２）は周辺
セルを介して接続しである。
第２図に示すように、Ｒ／Ｌ （ランダムロジック）部
（１）とＭＣＵ部（２）は直接に接続されず周辺セル（
６）を介して接続されているため、周辺セル（６）の入
出力端子の部分に配線（５）か集まる。Ｒ／Ｌ （ラン
ダムロジック）部ｆｉ＋及びＭＣＵ部（２）からそれぞ
れ周辺セル（６）に配線（５）を接続しており、Ｒ／Ｌ
（ランダムロジック）部（１）、ＭＣＵ部（２）周辺
セル（６）が近接する配線領域（４）には配線（５）か
密集する。
（１）とＭＣＵ部（２）は直接に接続されず周辺セル（
６）を介して接続されているため、周辺セル（６）の入
出力端子の部分に配線（５）か集まる。Ｒ／Ｌ （ラン
ダムロジック）部ｆｉ＋及びＭＣＵ部（２）からそれぞ
れ周辺セル（６）に配線（５）を接続しており、Ｒ／Ｌ
（ランダムロジック）部（１）、ＭＣＵ部（２）周辺
セル（６）が近接する配線領域（４）には配線（５）か
密集する。
第２図において、Ｒ／Ｌ （ランダムロジック）部（１
）、ＭＣＵ部（２）、周辺セル（６）か近接する領域で
は、Ｒ／Ｌ （ランダムロジック）部山の機能ブロック
さＭＣＵ部（２）の機能ブロックが隣接する辺に平行な
方向のＲ／Ｌ （ランダムロジック）部（１）の機能ブ
ロックの長さは、ＭＣＵ部（２）の機能ブロックの長さ
に比べて、短かくなっているので、配線領域内で配線さ
れていない空き領域が小さくなる。
）、ＭＣＵ部（２）、周辺セル（６）か近接する領域で
は、Ｒ／Ｌ （ランダムロジック）部山の機能ブロック
さＭＣＵ部（２）の機能ブロックが隣接する辺に平行な
方向のＲ／Ｌ （ランダムロジック）部（１）の機能ブ
ロックの長さは、ＭＣＵ部（２）の機能ブロックの長さ
に比べて、短かくなっているので、配線領域内で配線さ
れていない空き領域が小さくなる。
ＭＣｌＪ部（２）は既存の機能ブロックであり、特定用
途向けの回路のＲ／Ｌ （ランダムロジック）部ｔ１）
は機能ブロックサイズを変更することかできる。
途向けの回路のＲ／Ｌ （ランダムロジック）部ｔ１）
は機能ブロックサイズを変更することかできる。
Ｒ／Ｌ （ランダムロジック）部（１）は機能ブロック
サイズを変更しても、面積の変動は少ない。したかって
、Ｒ／Ｌ （ランダムロジック９部ｉｌｌとＭＣＵ部（
２）か並ぶ方向に垂直な方向か小さくなり、Ｒ／Ｌ （
ランダムロジック）部（１）とＭＣＵ部（２）が並ぶ方
向か大きくなっても、配線領域内の空き領域か小さくな
った面積たけ、チップ全体の面積か小さくなる。
サイズを変更しても、面積の変動は少ない。したかって
、Ｒ／Ｌ （ランダムロジック９部ｉｌｌとＭＣＵ部（
２）か並ぶ方向に垂直な方向か小さくなり、Ｒ／Ｌ （
ランダムロジック）部（１）とＭＣＵ部（２）が並ぶ方
向か大きくなっても、配線領域内の空き領域か小さくな
った面積たけ、チップ全体の面積か小さくなる。
〔発明の効果１
以上のようにこの発明によれば、配線領域内の配線を空
き領域を最小にするようにレイアウトすることができる
ので、配線領域内の配線密度を太き（することかでき、
チップ全体の面積を最小にすることができる。また、高
集積化された半導体集積回路か得られるという効果かあ
る。
き領域を最小にするようにレイアウトすることができる
ので、配線領域内の配線密度を太き（することかでき、
チップ全体の面積を最小にすることができる。また、高
集積化された半導体集積回路か得られるという効果かあ
る。
第１図はこの発明の一実施例による半導体集積（ロ）路
のチップレイアウトを示す平面図、第２図はＲ／Ｌ （
ランダムロジック）部、 ＭＣＵ部、周辺セルの接続関
係を示す第１図の部分拡大平面図、第３図は従来の半導
体集積回路のチップレイアウトを示す平面図、第４図は
Ｒ／Ｌ （ランダムロジック）部、ＭＣＵ部、周辺セル
の接続関係を示す第３図の部分拡大平面図である。 図において、（１）はＲ／Ｌ （ランダムロジック車、
（２）はＭＣＵ部、（３）は周辺セル領域、（４）は配
線領域、（５１は配線、（６）は周辺セルを示す。 なお、図中、同一符号は同一、または相当部分を示す。
のチップレイアウトを示す平面図、第２図はＲ／Ｌ （
ランダムロジック）部、 ＭＣＵ部、周辺セルの接続関
係を示す第１図の部分拡大平面図、第３図は従来の半導
体集積回路のチップレイアウトを示す平面図、第４図は
Ｒ／Ｌ （ランダムロジック）部、ＭＣＵ部、周辺セル
の接続関係を示す第３図の部分拡大平面図である。 図において、（１）はＲ／Ｌ （ランダムロジック車、
（２）はＭＣＵ部、（３）は周辺セル領域、（４）は配
線領域、（５１は配線、（６）は周辺セルを示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 第１の機能ブロックと第２の機能ブロックから成り、
上記第１の機能ブロックの上辺と上記第２の機能ブロッ
クの下辺とを配線領域を挾んで隣接して配置し、上記第
１の機能ブロックの上辺から上記第２の機能ブロック及
び第２の機能ブロックの下辺より上部の領域に配線接続
する配線数に対応した配線領域分を第１の機能ブロック
の上辺に比べ、第２の機能ブロックの下辺を短かくした
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205390A JPH04742A (ja) | 1990-04-17 | 1990-04-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205390A JPH04742A (ja) | 1990-04-17 | 1990-04-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04742A true JPH04742A (ja) | 1992-01-06 |
Family
ID=14317028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205390A Pending JPH04742A (ja) | 1990-04-17 | 1990-04-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2261183A2 (en) | 2000-03-06 | 2010-12-15 | Nippon Sheet Glass Company, Limited | High transmittance glass sheet and method of manufacture the same |
-
1990
- 1990-04-17 JP JP10205390A patent/JPH04742A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2261183A2 (en) | 2000-03-06 | 2010-12-15 | Nippon Sheet Glass Company, Limited | High transmittance glass sheet and method of manufacture the same |
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