JPH0474350U - - Google Patents

Info

Publication number
JPH0474350U
JPH0474350U JP11875090U JP11875090U JPH0474350U JP H0474350 U JPH0474350 U JP H0474350U JP 11875090 U JP11875090 U JP 11875090U JP 11875090 U JP11875090 U JP 11875090U JP H0474350 U JPH0474350 U JP H0474350U
Authority
JP
Japan
Prior art keywords
bits
data
memory section
bit generator
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11875090U
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP11875090U priority Critical patent/JPH0474350U/ja
Publication of JPH0474350U publication Critical patent/JPH0474350U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【図面の簡単な説明】
図は本考案の一実施例を示す構成ブロツク図で
ある。 1……メモリ部、11……データ格納領域、1
2……パリテイチエツクビツト格納領域、2……
誤り検出・訂正回路(EDC回路)、3……チエ
ツクビツトジエネレータ、4……ラツチ手段、5
1,52……第1、第2マルチプレクサ、61〜
63……バツフア、7……内部制御回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 データとパリテイチエツクビツトとを記憶する
    ECC化構成のメモリ部と、メモリ部から読み出
    されたデータとパリテイチエツクビツトとを入力
    し、誤りを検出し可能であればそれを訂正する誤
    り検出・訂正回路と、前記メモリ部にデータを書
    き込むときにチエツクビツトを発生させるチエツ
    クビツトジエネレータとを備えたメモリ装置であ
    つて、 前記メモリ部から読み出されるデータを保持す
    るラツチ手段と、 このラツチ手段が保持しているデータの上位側
    nビツトと書込みデータの上位側nビツトとを切
    換える第1のマルチプレクサと、 前記ラツチ手段が保持しているデータの下位側
    mビツト(n,mは任意の整数)と書込みデータ
    の下位側mビツトとを切換える第2のマルチプレ
    クサと、 第1、第2のマルチプレクサによつて選択され
    た合わせてn+mビツトのデータを前記メモリ部
    と前記チエツクビツトジエネレータとに与える回
    路と を設けたことを特徴とするメモリ装置。
JP11875090U 1990-11-13 1990-11-13 Pending JPH0474350U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11875090U JPH0474350U (ja) 1990-11-13 1990-11-13

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11875090U JPH0474350U (ja) 1990-11-13 1990-11-13

Publications (1)

Publication Number Publication Date
JPH0474350U true JPH0474350U (ja) 1992-06-29

Family

ID=31866704

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11875090U Pending JPH0474350U (ja) 1990-11-13 1990-11-13

Country Status (1)

Country Link
JP (1) JPH0474350U (ja)

Similar Documents

Publication Publication Date Title
Kinoshita et al. Built-in testing of memory using an on-chip compact testing scheme
FR2381356B1 (fr) Capacite de detection et de correction d'erreurs perfectionnee pour systeme de memoire
JPH03501660A (ja) 記憶装置への部分書き込み操作における誤り検出
EP0262452A3 (en) Redundant storage device having address determined by parity of lower address bits
JP2606862B2 (ja) 単−エラー検出・訂正方式
JPH0474350U (ja)
JPH0474348U (ja)
DE68924501D1 (de) Speichersubsystem mit Fehlerkorrekturcache-Speicher.
JPS6232813B2 (ja)
JPH0474340U (ja)
JP3182834B2 (ja) メモリ装置
JP2518333B2 (ja) 記憶装置
JPS5622291A (en) Bit error correction method for memory
JPH0756816A (ja) メモリの制御装置
TW201101317A (en) Nonvolatile storage device and control method thereof
JPS61214040A (ja) メモリのパリテイ回路
JPH0267436U (ja)
JPS61204262U (ja)
JPH054266U (ja) メモリ装置
JP3071846B2 (ja) パリティーエラー検出方法及びパリティーエラー検出回路
JPS5688542A (en) Error detection system
JPS5771599A (en) Address error detection system
JPS61278100A (ja) 半導体記憶装置
JPS6232826B2 (ja)
JPH0520215A (ja) 情報処理装置