JPH0474340U - - Google Patents

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JPH0474340U
JPH0474340U JP11874990U JP11874990U JPH0474340U JP H0474340 U JPH0474340 U JP H0474340U JP 11874990 U JP11874990 U JP 11874990U JP 11874990 U JP11874990 U JP 11874990U JP H0474340 U JPH0474340 U JP H0474340U
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JP
Japan
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memory section
microprocessor
check bit
diagnostic
operation mode
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JP11874990U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例を示す構成ブロツク
図、第２図はＥＤＣ回路の一例を示すプ構成ブロ
ツク図である。 １……マイクロプロセツサ、２……メモリ部、
２１……データ格納領域、２２……パリテイチエ
ツクビツト格納領域、３……誤り検出・訂正回路
（ＥＤＣ回路）、４……ＥＤＣ制御回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 マイクロプロセツサと、このマイクロプロセツ
    サによつてアクセスされ、データとパリテイチエ
    ツクビツトとを記憶するＥＣＣ化構成のメモリ部
    とを備えたマイクロプロセツサ装置であつて、 前記メモリ部への書き込みデータを入力しチエ
    ツクビツトの作成を行うと共に、当該チエツクビ
    ツトのメモリ部への書き込みと、前記メモリ部か
    ら読み出されたデータとパリテイチエツクビツト
    とを入力し誤りを検出する通常動作と、強制的に
    エラーを発生するチエツクビツトとデータを読込
    みそれに対する動作からその機能を診断する診断
    動作を行う誤り検出・訂正回路と、 前記メモリ部へのアクセス動作と誤り検出・訂
    正回路の診断モードとの動作モードを決める情報
    をアドレス情報として出力する前記マイクロプロ
    セツサ内に設けられた動作モード出力手段と、 アドレス情報をモニタしていて当該アドレス情
    報に基づいて誤り検出・訂正回路に対して通常動
    作と、診断動作のいずれかの動作を指示するＥＤ
    Ｃ制御回路と を設けたことを特徴とするメモリ装置。
JP11874990U 1990-11-13 1990-11-13 Pending JPH0474340U (ja)

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JPH0474340U true JPH0474340U (ja) 1992-06-29

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JP11874990U Pending JPH0474340U (ja) 1990-11-13 1990-11-13

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694447A (en) * 1979-12-27 1981-07-30 Fujitsu Ltd Test system of parity checker
JPS6426938A (en) * 1987-07-23 1989-01-30 Fujitsu Ltd Test system for ras circuit
JPS6431538A (en) * 1987-07-28 1989-02-01 Topy Ind Method and device for engaging outer cylinder with insert

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694447A (en) * 1979-12-27 1981-07-30 Fujitsu Ltd Test system of parity checker
JPS6426938A (en) * 1987-07-23 1989-01-30 Fujitsu Ltd Test system for ras circuit
JPS6431538A (en) * 1987-07-28 1989-02-01 Topy Ind Method and device for engaging outer cylinder with insert

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