JPH0474464A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0474464A JPH0474464A JP2189112A JP18911290A JPH0474464A JP H0474464 A JPH0474464 A JP H0474464A JP 2189112 A JP2189112 A JP 2189112A JP 18911290 A JP18911290 A JP 18911290A JP H0474464 A JPH0474464 A JP H0474464A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- type
- semiconductor substrate
- gate electrode
- surge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路特にＭＯ３集積回路の入力端
子のサージ保護用素子を形成した半導体装置に関する。
子のサージ保護用素子を形成した半導体装置に関する。
従来の技術
以下に従来方法の半導体装置について説明する。
第３図に従来の入力サージ保護回路を示した。サジ保護
回路は抵抗１９とＮチャネルＭＯＳＦＥＴ２０のゲート
とソースを電気的に接続したダイ゛オド２０ａとＰチャ
ネルＭＯＳＦＥＴ２１のゲートとソースを電気的に接続
したダイオード２１ａとからなり、内部回路２２を保護
している。ＰチャネルＭＯＳＦＥＴ２１のソースは電源
電圧印加端子２３に接続し、ＮチャネルＭＯＳＦＥＴ２
０のソースは接地されている。入力端子２４に電源電圧
よりも正電圧のサージか発生すると、ＰチャネルＭＯ３
ＦＥＴ２１からなるダイオード２１ａは順方向バイアス
となり、サージは電源電圧印加端子２３側に吸収される
。また入力端子２４に負電圧のサージが発生すると、Ｎ
チャネルＭＯＳＦＥＴ２０からなるダイオード２０ａは
順方向バイアスとなり接地端子側にサージは吸収される
。
回路は抵抗１９とＮチャネルＭＯＳＦＥＴ２０のゲート
とソースを電気的に接続したダイ゛オド２０ａとＰチャ
ネルＭＯＳＦＥＴ２１のゲートとソースを電気的に接続
したダイオード２１ａとからなり、内部回路２２を保護
している。ＰチャネルＭＯＳＦＥＴ２１のソースは電源
電圧印加端子２３に接続し、ＮチャネルＭＯＳＦＥＴ２
０のソースは接地されている。入力端子２４に電源電圧
よりも正電圧のサージか発生すると、ＰチャネルＭＯ３
ＦＥＴ２１からなるダイオード２１ａは順方向バイアス
となり、サージは電源電圧印加端子２３側に吸収される
。また入力端子２４に負電圧のサージが発生すると、Ｎ
チャネルＭＯＳＦＥＴ２０からなるダイオード２０ａは
順方向バイアスとなり接地端子側にサージは吸収される
。
発明が解決しようとする課題
ところが第４図のように、半導体集積回路中に電源回路
２５を内蔵する場合、ＰチャネルＭＯ８ＦＥＴ２１から
なるダイオード２１ａによって吸引された正電圧サージ
は電源回路２５にまで達し、電源回路２５のサージ吸収
能力か小さい場合、電源回路２５か破壊される。そこで
第５図に示すように、ＮチャネルＭＯ３ＦＥＴ２６から
なるダイオード２６ａと抵抗２７でサージ吸収を行おう
とすると、負電圧サージに対してはダイオード２６ａは
順バイアスで吸引するか、正電圧サージに対しては、ダ
イオード２６ａは逆）＜イアスで吸収することになる。
２５を内蔵する場合、ＰチャネルＭＯ８ＦＥＴ２１から
なるダイオード２１ａによって吸引された正電圧サージ
は電源回路２５にまで達し、電源回路２５のサージ吸収
能力か小さい場合、電源回路２５か破壊される。そこで
第５図に示すように、ＮチャネルＭＯ３ＦＥＴ２６から
なるダイオード２６ａと抵抗２７でサージ吸収を行おう
とすると、負電圧サージに対してはダイオード２６ａは
順バイアスで吸引するか、正電圧サージに対しては、ダ
イオード２６ａは逆）＜イアスで吸収することになる。
ここでＮチャネルＭＯ３ＦＥＴ２６内に存在する寄生バ
イポーラトランジスタの動作について第６図７第７図の
構成図を参照しながら説明する。第６図に示すようにＮ
チャネルＭＯ３ＦＥＴのＰ形つェル領域２８は低不純物
濃度のため抵抗成分は大きい。してかってＮチャネルＭ
Ｏ９ＦＥＴのドレイン２９．ソース３０およびＰ形つェ
ル領域２８からなるバイポーラトランジスタ３１か存在
するか、ダイオードが降伏時このバイポーラトランジス
タ３０のベース抵抗３２による電圧発生のため、このバ
イポーラトランジスタ３１か動作し、第５図におけるダ
イオード２６ａか熱破壊をする恐れがある。
イポーラトランジスタの動作について第６図７第７図の
構成図を参照しながら説明する。第６図に示すようにＮ
チャネルＭＯ３ＦＥＴのＰ形つェル領域２８は低不純物
濃度のため抵抗成分は大きい。してかってＮチャネルＭ
Ｏ９ＦＥＴのドレイン２９．ソース３０およびＰ形つェ
ル領域２８からなるバイポーラトランジスタ３１か存在
するか、ダイオードが降伏時このバイポーラトランジス
タ３０のベース抵抗３２による電圧発生のため、このバ
イポーラトランジスタ３１か動作し、第５図におけるダ
イオード２６ａか熱破壊をする恐れがある。
第７図はＮチャネルＭＯ３ＦＥＴをＰ形半導体基板３３
に直接形成した例であるが、全く同様の問題か発生する
。
に直接形成した例であるが、全く同様の問題か発生する
。
これを改善するためＮチャネルＭＯ３ＦＥＴによるダイ
オードの代わりに、通常のダイオードを用いた例を第８
図に示した。同図ｔａ＋はダイオードの要部平面図、同
図（ｂｌはダイオードの断面図である。この場合、高濃
度Ｎ影領域３４とＰ形つェル領域３５の接合のコーナ一
部３６にサージが集中するため、この部分でのダイオー
ドのサージ耐圧か弱くなってしまう。
オードの代わりに、通常のダイオードを用いた例を第８
図に示した。同図ｔａ＋はダイオードの要部平面図、同
図（ｂｌはダイオードの断面図である。この場合、高濃
度Ｎ影領域３４とＰ形つェル領域３５の接合のコーナ一
部３６にサージが集中するため、この部分でのダイオー
ドのサージ耐圧か弱くなってしまう。
本発明は上記従来の課題を解決するもので、サージ耐量
を向上させた半導体装置を提供することを目的とする。
を向上させた半導体装置を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置は、第１
導電形の半導体基板の表面にゲート用絶縁膜としてのシ
リコン酸化膜を有し、この上にゲート電極である多結晶
シリコン膜を有し、このゲート電極の一方の上記第１導
電形の半導体基板の表面に第２導電形の領域を有し、ゲ
ート電極の他方の上記第１導電形の半導体基板の表面に
高濃度の第１導電形の領域を有し、ゲート電極と高濃度
の第１導電形Φ領域を電気的に接続した端子をアノード
とし、第２導電形の領域から引き出した端子をカソード
とするダイオードをサージ保護用素子として使用するも
のである。
導電形の半導体基板の表面にゲート用絶縁膜としてのシ
リコン酸化膜を有し、この上にゲート電極である多結晶
シリコン膜を有し、このゲート電極の一方の上記第１導
電形の半導体基板の表面に第２導電形の領域を有し、ゲ
ート電極の他方の上記第１導電形の半導体基板の表面に
高濃度の第１導電形の領域を有し、ゲート電極と高濃度
の第１導電形Φ領域を電気的に接続した端子をアノード
とし、第２導電形の領域から引き出した端子をカソード
とするダイオードをサージ保護用素子として使用するも
のである。
作用
この構成によって、サージ吸収能力の小さい電源回路を
含んだ半導体集積回路、特にＣＭＯＳ回路においてサー
ジ耐量の大きな保護回路が構成できる。
含んだ半導体集積回路、特にＣＭＯＳ回路においてサー
ジ耐量の大きな保護回路が構成できる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例における半導体装置の断面図
である。
である。
Ｐ形半導体基板１上には、５００人のシリコン酸化膜２
を介して多結晶７リコン膜からなるゲト電極３が形成さ
れている。このゲート電極３の一方のＰ形半導体基板１
内にＮ影領域４か形成され、上記ゲート電極３の他方の
Ｐ形半導体基板１内に高濃度のＰ影領域５が形成されて
いる。このゲート電極３と高濃度のＰ影領域５の電極６
を電気的に接続してアノード７とし、Ｎ影領域４の電極
８をカソード９としたダイオードを形成した。
を介して多結晶７リコン膜からなるゲト電極３が形成さ
れている。このゲート電極３の一方のＰ形半導体基板１
内にＮ影領域４か形成され、上記ゲート電極３の他方の
Ｐ形半導体基板１内に高濃度のＰ影領域５が形成されて
いる。このゲート電極３と高濃度のＰ影領域５の電極６
を電気的に接続してアノード７とし、Ｎ影領域４の電極
８をカソード９としたダイオードを形成した。
このように構成されたダイオードのカソード９に負電圧
のサージか印加された場合は、ダイオードには順バイア
スかかかり、サージが吸収される。また逆バイアスすな
わちカソード９に正電圧のサージか印加された場合、Ｐ
形半導体基板１とＮ影領域４の間の空乏層は、ゲート電
極３があるためゲート側には広からず、このダイオード
の降伏は必ずゲート電極３の下のＮ影領域４とＰ形半導
体基板１の間の接合でおこる。この接合は直線であり、
第８図に示したダイオードのようにコーナ一部が存在し
ないためサージ耐量の大きなダイオードとすることがで
きる。
のサージか印加された場合は、ダイオードには順バイア
スかかかり、サージが吸収される。また逆バイアスすな
わちカソード９に正電圧のサージか印加された場合、Ｐ
形半導体基板１とＮ影領域４の間の空乏層は、ゲート電
極３があるためゲート側には広からず、このダイオード
の降伏は必ずゲート電極３の下のＮ影領域４とＰ形半導
体基板１の間の接合でおこる。この接合は直線であり、
第８図に示したダイオードのようにコーナ一部が存在し
ないためサージ耐量の大きなダイオードとすることがで
きる。
第２図はＮ型半導体基板１０上にＰ形つェル領域１１を
形成し、そのＰ形つェル領域１１の上に第１図と同様に
してダイオードを形成したもので、第１図の実施例と同
様の効果を有する。
形成し、そのＰ形つェル領域１１の上に第１図と同様に
してダイオードを形成したもので、第１図の実施例と同
様の効果を有する。
発明の効果
以上のように本発明は、第１導電形の半導体基板上にシ
リコン酸化膜を介してゲート電極か設けられており、そ
のゲート電極の一方の半導体基板上には第２導電形の領
域が、ゲート電極の他方の半導体基板上には第１導電形
の領域が設けられており、ゲート電極を第１導電形の領
域と結んで第１の電極とし、第２導電形の領域を第２の
電極とする素子を構成することにより、電源回路を含ん
だ半導体集積回路の入力端子に接続して優れた効果を発
揮するサージ耐量の高い半導体装置を実現できるもので
ある。
リコン酸化膜を介してゲート電極か設けられており、そ
のゲート電極の一方の半導体基板上には第２導電形の領
域が、ゲート電極の他方の半導体基板上には第１導電形
の領域が設けられており、ゲート電極を第１導電形の領
域と結んで第１の電極とし、第２導電形の領域を第２の
電極とする素子を構成することにより、電源回路を含ん
だ半導体集積回路の入力端子に接続して優れた効果を発
揮するサージ耐量の高い半導体装置を実現できるもので
ある。
第１図は本発明の一実施例における半導体装置の断面図
、第２図は半導体基板上に形成されたウェル領域内に第
１図に示した半導体装置を形成した場合の断面図、第３
図は従来の入力サージ保護回路の第１の例を示す回路図
、第４図は同人力サージ保護回路の第２の例を示す回路
図、第５図は同人力サージ保護回路の第３の例を示す回
路図、第６図はＰ形のウェル領域内に形成されたＮチャ
ネルＭＯ３ＦＥＴに寄生するバイポーラトランジスタの
例を示す断面図、第７図はＰ形の半導体基板に形成され
たＮチャネルＭＯ３ＦＥＴに寄生するバイポーラトラン
ジスタの例を示す断面図、第８図（ａｌは入力サージ保
護回路に使用される通常のダイオードの要部平面図、第
８図ｆｂ）は同ダイオードの断面図である。 １・・・・・・Ｐ形半導体基板（半導体基板）、２・・
・・・・／リコン酸化膜、３・・・・・・ゲート電極、
４・・・・・・Ｎ影領域（第２の導電形の領域）、５・
・・・・・Ｐ影領域（第１導電形の領域）、７・・・・
・・アノード（第１の端子）、９・・・・・・カソード
（第２の端子）、１１・・・・・・Ｐ形つェル領域（ウ
ェル領域）。 代理人の氏名 弁理士 粟野重孝 ほか１名 Ｐ形も１体基扱 （牛１財本１４反） シリコン匈Ｕ乙填 ケ′町１１蚤 Ｎ升Ｉ看夫へ （第２４を形／１榊ｉ氏） ５ Ｐ形領り人 （％１１１電矛多の領１（） ７ アノード（′Ｍ１のｔＳ了） ９・ ・かり一ド（１１％２ハ卓−子）Ｉｌ ｐ号己
つエノＬ４′ｌｉＩ域 ｃつエル領すへン 第 第 図 弔 υ 図 ｚ ５υ
、第２図は半導体基板上に形成されたウェル領域内に第
１図に示した半導体装置を形成した場合の断面図、第３
図は従来の入力サージ保護回路の第１の例を示す回路図
、第４図は同人力サージ保護回路の第２の例を示す回路
図、第５図は同人力サージ保護回路の第３の例を示す回
路図、第６図はＰ形のウェル領域内に形成されたＮチャ
ネルＭＯ３ＦＥＴに寄生するバイポーラトランジスタの
例を示す断面図、第７図はＰ形の半導体基板に形成され
たＮチャネルＭＯ３ＦＥＴに寄生するバイポーラトラン
ジスタの例を示す断面図、第８図（ａｌは入力サージ保
護回路に使用される通常のダイオードの要部平面図、第
８図ｆｂ）は同ダイオードの断面図である。 １・・・・・・Ｐ形半導体基板（半導体基板）、２・・
・・・・／リコン酸化膜、３・・・・・・ゲート電極、
４・・・・・・Ｎ影領域（第２の導電形の領域）、５・
・・・・・Ｐ影領域（第１導電形の領域）、７・・・・
・・アノード（第１の端子）、９・・・・・・カソード
（第２の端子）、１１・・・・・・Ｐ形つェル領域（ウ
ェル領域）。 代理人の氏名 弁理士 粟野重孝 ほか１名 Ｐ形も１体基扱 （牛１財本１４反） シリコン匈Ｕ乙填 ケ′町１１蚤 Ｎ升Ｉ看夫へ （第２４を形／１榊ｉ氏） ５ Ｐ形領り人 （％１１１電矛多の領１（） ７ アノード（′Ｍ１のｔＳ了） ９・ ・かり一ド（１１％２ハ卓−子）Ｉｌ ｐ号己
つエノＬ４′ｌｉＩ域 ｃつエル領すへン 第 第 図 弔 υ 図 ｚ ５υ
Claims (1)
- 第１導電形の半導体基板またはウェル領域の表面にゲ
ート用絶縁膜としてのシリコン酸化膜を有しこの上にゲ
ート電極である多結晶シリコン膜を有し、このゲート電
極の一方の前記第１導電形の半導体基板またはウェル領
域の表面に第２導電形の領域を有し、前記ゲート電極の
他方の前記第１導電形の半導体基板またはウェル領域の
表面に高濃度の第１導電形の領域を有し、前記ゲート電
極と高濃度の第１導電形の領域を電気的に接続して第１
の端子とし、前記第２導電形の領域を第２の端子とする
ダイオード素子を形成した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189112A JPH0474464A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189112A JPH0474464A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474464A true JPH0474464A (ja) | 1992-03-09 |
Family
ID=16235578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189112A Pending JPH0474464A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994023457A1 (en) * | 1993-03-31 | 1994-10-13 | University Of Washington | Majority carrier power diode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140880A (en) * | 1978-04-24 | 1979-11-01 | Nec Corp | Semiconductor device |
| JPS5724566A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Protective circuit for mos type gate |
-
1990
- 1990-07-16 JP JP2189112A patent/JPH0474464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140880A (en) * | 1978-04-24 | 1979-11-01 | Nec Corp | Semiconductor device |
| JPS5724566A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Protective circuit for mos type gate |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510641A (en) * | 1992-06-01 | 1996-04-23 | University Of Washington | Majority carrier power diode |
| WO1994023457A1 (en) * | 1993-03-31 | 1994-10-13 | University Of Washington | Majority carrier power diode |
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