JPH0474753B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は複数個の信号を同時に乗算及び加算す
る回路に関するものであつて、更に詳細には、人
工的に人間の音声を合成する場合に好適な乗算・
加算回路に関するものである。 従来の典型的な乗算・加算回路は比較的構造が
複雑であり、その製造に於いてはかなりの量の半
導体物質を使用することを必要とする。この様な
回路の１適用場面としては、線形予測符号化技術
を使用する音声合成がある。音声合成に関しては
多数の技術が存在する。音声合成の１技術として
音素を基礎にした方式がある。この音素を基礎に
した方式は、ほとんどの言語は１組の特殊の音乃
至は音素で表現することが可能であるという原理
に基づくものである。米語に於いては、第１図に
示す如く、約42個の音素が存在する。この米語の
42個の音素は４種類の大分類（母音、二重母音、
半母音、子音）に類分けされ、これらの４種類の
音素大分類は、更に、第１図に示した様な小分類
に分類される。 音素を基礎にした音声合成回路に関する簡略化
したブロツク線図を第２図に示してある。各音素
のデジタル表示が音素メモリ１内に記憶されてい
る。音声メモリ７は音素メモリ１内に内蔵された
音素のアドレス位置を収容しており、従つて音素
は音素メメモリ１から順次選択されて合成される
べき音声に対応する音素列を形成する。音声メモ
リ７内にストアされたアドレス位置はアドレスバ
ス１０を介して音素メモリ１に供給され、従つて
音素バス９を介して音素メモリ１からデジタル・
アナログ変換器６へ出力音素列が供給される。次
いで、デジタル・アナログ変換器６は音素のデジ
タル表示をアナログ形式に変換させ、出力リード
からその他の回路乃至は適当なオーデイオ・トラ
ンスデユーサ（不図示）に供給することを可能と
する。 この様な音素を基礎にした音声合成方式に於け
る主要な欠点としては、合成された音声がロボツ
トの様であり、質が極めて悪く、理解困難なばか
りか、聴取する上で不快且つ厄介である。音素を
基礎にした方式を改良する為に600個の副音素を
使用したものもあり、この場合には純粋に音素を
基礎とした方式よりも質が向上されているが、副
音素を基礎とした方式に於いても合成音の質は未
だ比較的劣悪である。 人工的音声合成する別の方法としては、音声信
号を単にパルス符号変調し、このパルス符号変調
表示をメモリ内に記憶するものがある。この方式
を第３図にブロツク線図で示してある。音声入力
信号が音声入力端１１を介してパルス符号変調エ
ンコーダ１８に供給される。音声入力信号のデジ
タル表示がPCMエンコーダ１８からバス２３を
介してメモリ２１に入力される。メモリ２１内に
ストアされた音声を合成したい場合には、適当な
アドレス指定回路（不図示）によつてメモリ２１
内にストアされた音声のデジタル表示を出力バス
２４を介してPCMデコーダ２２に出力される。
次いで、PCMデコーダ２２がこのデジタル表示
をアナログ音声信号に逆変換させ、音声出力端２
５に供給する。 第３図に示した如く音声合成にPCM構成を使
用する場合の１つの欠点としては、あまり多くな
い量の音声合成の場合であつても巨大なメモリ２
１を必要とするということである。例えば、５キ
ロヘルツのサンプリング速度で８ビツトのデジタ
ルバイトを使用した場合に第３図のパルス符号変
調音声合成方式のビツト速度は40キロビツト／秒
程度である。従つて、25秒の合成音声を行なう場
合（これは比較的小さなものであるが）、メモリ
２１は100万ビツトをストア可能なものでなけれ
ばならない。この様な多量のメモリ量が要求され
るので、パルス符号変調音声合成方式は多くの場
合に実際的ではない。 別の音声合成方式で差分パルス符号変調
（DPCM）又は線形デルタ変調と呼称されるもの
がある。第４図に差分パルス符号変調を使用した
音声合成回路のブロツク線図を示してある。この
方式は第３図のパルス符号変調方式と略同一であ
るが、この方式に於いてはパルス符号変調エンコ
ーダ１８の代りに差分パルス符号変調エンコーダ
１８ａが設けられており、且つパルス符号変調デ
コーダ２２の代りに差分パルス符号変調デコーダ
２２ａが設けられている点が異なる。パルス符号
変調エンコーダは音声入力サンプルをそのサンプ
ル電圧の大きさのデジタル表示に変換する。同様
に、パルス符号変調デコーダはデジタル表示を取
り、それをアナログ電圧レベルに変換する。一
方、差分パルス符号変調エンコーダは、現在のサ
ンプルとその前のサンプルとの間の振幅差をデジ
タル表示に変換させる。このサンプルされた振幅
とその前にサンプルされた振幅との間の振幅差の
デジタル表示をメモリ２１内にストアする。差分
パルス符号変調デコーダはメモリ２１内にストア
された差分パルス符号変調バイトをアナログ信号
に変換して音声出力端２５に供給し、その際に供
給される出力は音声入力端１１を介して差分パル
ス符号変調エンコーダ１８に供給された音声入力
信号を再生したものである。 適応量子化方式はエンコード及びデコードの際
に非線形量子化ステツプを使用するものである。
アナログ音声信号に於いて、非一様量子化器を使
用して大振幅変化よりも小振幅変化に対し一層高
い精度とすることが可能である。40キロビツト／
秒の速度を用いるパルス符号変調方式と同程度の
品質の音声合成を得る為の適応差分パルス符号変
調（ADPCM）音声合成方式に於いては、24キロ
ビツト／秒のビツト速度が必要とされるに過ぎな
い。従つて、同じ25秒の長さの音声合成合成の場
合に、ADPCM方式では60万ビツトを必要とする
に過ぎないが、PCM方式では100万ビツト必要で
ある。 音声の符号化及び合成を行なう更に別の方式と
して線形予測符号化（LPC）方式がある。この
方式は、音声の基本的スペクトルパラメータ、即
ち音声系統面積関数の推定及び低ビツト速度伝送
や低記憶容量での音声処理に於いて支配的な技術
となつてきた。LPCは音声パラメータの極めて
正確な推定値を与えることが可能であり、且つこ
れらの推定値を迅速に計算することが可能であ
る。LPCは、音声サンプルは過去の音声サンプ
ルの線形結合として近似させることが可能である
という点に基礎を於いている。有限の期間に於い
て実際の音声サンプルと予測したものとの間の２
乗誤差の和を最小とさせることによつて、ユニー
クな１組の予測係数を決定することが可能であ
る。この予測係数は線形結合に於いて使用される
重み係数として機能する。人工的な音声合成に線
形予測符号方式を使用することの最大の利点の１
つは、高品質の音声を確実に合成する為に必要と
されるビツト速度は他の多くの音声合成方式より
も著しく低いということである。例えば、上述し
たPCM又はADPCM方式と同等か又はそれ以上
の品質を有する音声を合成する為に線形予測符号
技術を使用した方式では、2.4キロビツト／秒の
ビツト速度が必要とされるに過ぎない。従つて、
例えば25秒の長さの音声合成に対して、LPCで
は６万ビツトの容量を必要とするに過ぎない。こ
れは適応差分パルス符号変調を使用した音声合成
方式に於ける容量条件に比べて10倍改善されてお
り、またパルス符号変調を使用した音声合成方式
に於ける容量条件に比べて15倍以上の改善であ
る。従つて、メモリの小容量化やコスト低下が所
望される音声合成方式の分野に於いては線形予測
符号技術が広く利用されている。 この様な線形予測符号技術を使用した音声合成
集積回路装置はウイギンズ等の1980年６月24日発
行の米国特許第4209836号に記載されている。ウ
イギンズ等の回路をも含めて線形予測符号技術を
用いた従来の音声合成回路に於ける主要な欠点
は、その様な集積回路が比較的大きな面積を必要
とするということである。例えば、ウイギンズ等
の特許の集積回路装置は縦横が約210ミルと214ミ
ルであり、従つて約45000平方ミルの面積を消費
している。集積回路の標準から考えると、比較的
小型の集積回路を製造可能なＰチヤンネルMOS
プロセスを用いて製造したとしてもこれは極めて
大型のチツプである。特に、ウイギンズ特許のア
レイ乗算器４０１はデジタル乗算を実行するもの
であるが約90ミル×110ミルの寸法を有し、全面
積が約１万平方ミルである。更に、ウイギンズ特
許のデジタル・アナログ変換器４２６はアレイ乗
算器４０１のデジタル出力を変換するものであ
り、約40ミル×60ミルの寸法を有し、従つて約
2500平方ミルのチツプ面積を必要とする。故にウ
イギンズ特許の回路の約1/4は、アレイ乗算器４
０１とデジタル・アナログ変換器４２６とで占有
されている。ウイギンズ特許の集積回路は比較的
大型であるから、ウイギンズの回路に於いて合成
される音声のデジタル表示をストアする為のメモ
リを同一チツプ上に設けることはできない。従つ
て、ウイギンズの回路ではこのために外部メモリ
を使用せねばならない。 一方、人工的な音声合成に使用する他の従来回
路としては、例えば２進乗算器を使用してたもの
がある。しかし、その場合も大きな半導体チツプ
面積が必要とされ、且つコスト高となるばかりか
外部コンポーネントも必要とされる。この様な２
進乗算器は、例えば、バーテイー著の1972年版マ
クグローヒル社発行の“デジタルコンピユータの
基礎（Digital Computer Fundamentals）”とい
う題名の本、及びラビナー及びゴールド共著でプ
レンテイスホール、1950年発行の“デジタル信号
処理の理論と実際（Theory and Application
of Digital Signal Processing）”という題名の
本に記載されている。 本発明は、上述した従来の問題点を解決するこ
とを目的とするものである。即ち、被乗算アナロ
グ信号を受ける為の入力端子と、前記被乗算アナ
ログ電圧に乗算する値を表す２進入力信号を受け
る手段と、出力端子と、該被乗算アナログ信号に
応答する電圧源に接続されており、第１及び第２
の位相を有するクロツク信号によつて制御される
第１複数のスイツチト・キヤパシタ手段と、演算
増幅器及び該演算増幅器の出力リードと反転入力
リードとの間に接続されたスイツチト・キヤパシ
タとからなり、前記スイツチト・キヤパシタ手段
のそれぞれと前記反転入力リードが接続される複
数のサンプルホールド回路とを有し、前記複数の
サンプルホールド回路は、前記クロツク信号によ
つて制御される第２のスイツチト・キヤパシタ手
段を介して直列に接続され、終端のサンプルホー
ルド回路の出力リードは前記出力端子に接続され
ており、前記第１複数のスイツチト・キヤパシタ
手段のそれぞれは複数のスイツチ及び複数のコン
デンサからなり、該複数のスイツチは前記２進入
力信号によつて制御され、前記出力端子から前記
被乗算アナログ入力電圧と前記２進入力信号との
積に比例する信号が出力するようになされたこと
を特徴とする乗算・加算回路である。本発明の乗
算・加算回路は単一の副回路内のデジタル・アナ
ログ変換器と結合された独特の構成を有するスイ
ツチト・キヤパシタ乗算・加算回路である。本乗
算・加算回路は、単一の動作に於いて、アナログ
電圧に通常は２進数の係数を乗算し、この積を第
２のアナログ電圧と加え合せるものである。この
独特の副回路を使用することによつて、従来の回
路と比較し線形予測符号技術を使用した音声合成
回路等を構成する場合に著しく占有面積を減少す
ることを可能とするものである。この様な寸法が
減少されることによつて本回路は従来の回路と比
べて製造コストを著しく減少させることが可能で
あり、更に、後に合成されるべき音声パターンの
２進表示を記憶しておく為のメモリを音声合成チ
ツプ上に内蔵させる可能性を与えるものである。 以下添付の図面を参考に本発明の具体的実施の
態様に付いて詳細に説明する。尚、以下の説明に
於いては、本発明の乗算・加算回路を音声合成回
路に適用した場合について説明しているが、本発
明はこの様な使用状態にのみ限定されるべきもの
ではない。 音声合成回路の全体構成 本音声合成回路のブロツク線図及び本発明の乗
算・加算回路１２９を第５図に示してある。音声
合成回路１００は、前部区域１０１と、LPCフ
イルタ域１０２と、後部区域１０３とを有してい
る。 以下、各部を順に説明する。 前部区域１０１ 前部区域１０１に於いて、所望のワード（単
語）がワード選択ポート１１０を介してワードデ
コードメモリ１１１をアドレスすることによつて
選択される。ワードデコードメモリ１１１は音声
データROM１１３内に内蔵されている合成され
るべきワードの符号（好適にはデジタル符号が使
用される）の開始デジタルを有している。ワード
デコードメモリ１１１からの開始アドレスはアド
レスカウンタ１１２をプリセツトするために用い
られ、それによりアドレスカウンタ１１２は音声
データROM１１３をアドレスする。次に、アド
レスカウンタ１１２は音声データROM１１３に
供給する。アドレス内容をインクリメントし、そ
れによつて音声データROM１１３にストアされ
ているワードの内容を表わす各デジタルバイトが
順次呼出される。ワードデコードメモリ１１１、
アドレスカウンタ１１２、及び音声データROM
１１３は全て従来から周知の技術であるから、こ
こではこれらのより詳細な説明は割愛する。 音声データROM１１３は、10段LPCフイルタ
を有するLPCフイルタ区域１０２を制御するの
に必要なパラメータに関する情報を有している。
このデータ情報はまとめられたフオーマツト（こ
の点に関しては後述する“フレームフオーマツ
ト”の項を参照のこと）として符号化されてい
る。音声データROM１１３からアクセスされた
バイト情報は有声・無声デコーダ１１８に供給さ
れ、デコーダ１１８は次いでスイツチ手段１４０
を動作させる。音声データROM１１３にストア
された情報の詳細な説明を与えるフレームフオー
マツトについては後に詳述する。LPCフイルタ
区域１０２内に存在するスイツチ１４０の動作に
ついては後に“LPCフイルタ区域”の項に於い
て詳述する。音声データROM１１３からの情報
は、更に、リピートフレームデコーダ１１７
（“フレームフオーマツト”の項参照）へ供給さ
れ、このデコーダ１１７は、ある与えられたフレ
ームに於いて使用された音声データROM１１３
からの情報が次のフレームで再使用されるべきか
否かについての決定をする。 音声データROM１１３からの情報は更に入力
バツフア１１４に供給される。１好適実施例に於
いては、音声データROM１１３は１バイト８ビ
ツトのデータを出力、即ち音声データROM１１
３は８ビツトの並列出力信号を供給することがで
きる。入力バツフア１１４は例えば40ビツトで１
ワードを構成するシフトレジスタである。各フレ
ームは８ビツト、24ビツト又は40ビツトで構成す
ることも可能である。入力バツフア１１４は、音
声データROM１１３からの例えばビツトの複数
個のバイトを８ビツト又は24ビツト又は40ビツト
の長さを有する１つのフレームに変換する為に使
用される。この様に入力バツフアとしてシフトレ
ジスタを使用できることは従来周知であり、従つ
てこの点については詳しい説明を行なわない。 パラメータ値ROM１１６はLPC技術を利用し
た音声合成で用いられる係数を有している。これ
らの係数は、例えば、ラビナー及びシエイフア共
著のプレンテイスホールインコーポレイテツドか
ら発行された“音声信号のデジタル処理
（Digital Processing of Speech Signals）”とい
う題名の本で、特に396頁から始まる節に開示さ
れる如く、従来公知な方法で導出することが可能
である。 プログラマブルロジツクアレイ１１５（以下
PLA１１５という）は、フレーム内の種々の係
数の間のビツト配置を制御するものであり、従つ
て音声データROM１１３内の最適な貯蔵（記
憶）を与えるものである。（尚、この点に関して
も“フレームフオーマツト”の項を参照）。PLA
１１５は、更に、パラメータ値ROM１１６から
のパラメータをシーケンシヤルに選択するための
アドレス命令を有している。 ワード終了デコーダ１１９は音声データROM
１１３からの出力情報がワード終了フレームとな
つたかということを認識するためのものである。
第６図に示したフレームフオーマツトに示す如
く、このワード終了フレームは、バイト１を形成
する８個のビツトの各々が論理０となつている。
ワード終了デコーダ１１９はオシレータ・クロツ
ク回路１２０に信号を供給し、且つ音声を合成し
ない場合にはリード１２１を介して適当なパワー
ダウン回路に信号を供給し音声合成回路１００を
パワーダウンさせる。なお、オシレータ・クロツ
ク回路１２０は、音声合成回路１００全体のタイ
ミング制御をするものであり、ワード終了信号に
より、例えば次のステツプへの制御信号を出す。 パラメータ値ROM１１６はルツクアツプテー
ブルとして使用され、音声データROM１１３内
にストアされたデータをデコードする。パラメー
タROM１１６内にストアされたパラメータの値
はLPC係数、利得及びピツチ情報を非線形的に
量子化した値である。ROM１１６内にストアさ
れたこれら量子化された値は、個々の話者の音声
表現のサンプルに関して実行させた特別の量子化
プログラムによつて得られたものから選択したも
のである。このような選択された量子化値を得る
方法については、A.A.グレイ、ジユニア及びJ.D.
マーケルの共著による音響学、音声及び信号処理
に関するIEEEトランズアクシヨンズ、Vol.
ASSP−24、No.６、1976年12月版に掲載された
“音声処理に於ける量子化及びビツト収集
（Quantization and Bit Collection in Speech
Processing）”という題名の文献を参照すると良
い。所望の音声を再生する為パラメータ値ROM
１１６内にストアされた特定の量子化値は音声デ
ータROM１１３からの出力信号によつて制御さ
れる。 内挿論理１２２は、パラメータ値ROM１１６
内にストアされており且つ音声ROM１１３から
の出力信号によつて使用する為に選択された特定
のパラメータ値から導びき出される複数個の内挿
値を提供する。これらの複数個の内挿値は、パラ
メータ値ROM１１６から順次フレームを受ける
間の期間中に計算される。複数個の内挿値を与え
ることによつて、音声合成回路１００のパラメー
タの更新レートはフレームレートのＮ＋１倍に増
加させることができる。尚、Ｎは２つのフレーム
の間の内挿間隔の数である。内挿論理１２２によ
つて発生された音声情報を使用することによつ
て、一層自然の感じのする音声出力が得られ、ビ
ツト速度を減少させることが可能となり、フレー
ムをストアする為に必要とされるメモリ容量を減
少させることができる。 ピツチレジスタ１２３は、ピツチカウンタ１２
５で用いられる現時点のピツチ周期をストアして
いる。このピツチ周期は、内挿論理１２２から受
け取られた情報によつて各内挿期間の最中に１度
更新される。このピツチ周期は、ピツチパルス発
生器１２６によつて供給される有声信号源の周波
数乃至は“ピツチ”を決定する。 利得・反射係数スタツク１２４は公知の構成を
有するメモリスタツクであり、それは現時点の利
得・反射係数の値、即ち10段LPCの場合K₁乃至
K₁₀をストアするものである。このスタツクは、
サンプリング周期毎に１サイクルの割り合いで
LPCフイルタ区域１０２内でデータを再循環さ
せる。このデータは内挿周期毎にスタツク内で１
度更新される。 LPCフイルタ区域 本発明の１特徴として、LSCフイルタ区域１０
２における乗算・加算回路１２９は、アナログ遅
延器１３０からのアナログ情報に利得・反射係数
スタツク１２４内にストアされている２進情報を
乗算する。この乗算値（積）に対し、乗算・加算
回路１２９は表１に示した取決めに従つてスイツ
チ手段１４０からのアナログ情報を加算する。 表１ Y₁₁(i)＝GUi Y₁₀(i)＝Y₁₁(i)−K₁₀B₁₀（ｉ−１） Y₉(i)＝Y₁₀(i)−K₉B₉（ｉ−１） B₁₀(i)＝B₉（ｉ−１）＋K₉Y₉(1) Y₈(i)＝Y₉(i)−K₈B₈（ｉ−１） B₉(i)＝B₈（ｉ−１）＋K₈Y₈(1) 〓 Y₁(i)＝Y₂(1)−kK₁B₁（ｉ−１） B₂(i)＝B₁（ｉ−１）＋K₁Y₁ B₁(i)＝Y₁(i)＝フイルタ出力 ここでＶ(i)は入力電圧、Ｇは利得係数、Y₁乃
至Y₁₁は前方予測誤差、B₁乃至B₁₀は後方予測誤
差、K₁乃至K₁₀は利得の反射係数、ｉはサフイツ
クスである。 ピツチカウンタ１２５はピツチレジスタ１２３
から情報を受け取り、適切な周波数乃至は“ピツ
チ”でピツチパルス発生器１２６を駆動する。 擬似乱数的ノイズ発生器１２７は、無声音声
（摩擦音及び歯擦音）に対する信号源であり2^Nサ
ンプリング周期（Ｎは通常12より大きな整数であ
る）の周期を有するＮビツト線形符号発生器を有
している。擬似乱数的ノイズ発生器１２７の出力
は無声音声源をシユミレイトする為の一定振幅ラ
ンダム符号源として使用される。本発明の１好適
実施例に於いては、Ｎは15であり、従つて擬似乱
数的ノイズ発生器１２７は32767サンプリング周
期（サンプリング周期が125μｍ秒である場合に
は409.6mm秒）の期間を有している。 スイツチ手段１４０は有声・無声デコーダ１１
８によつて制御され、ピツチパルス発生器１２６
の出力か又は擬似乱数的ノイズ発生器１２７から
の擬似乱数的ノイズ出力のどちらかを乗算・加算
回路１２９の入力端に供給する。 後部区域１０３ 乗算・加算回路１２９の出力はフイルタ１３１
に供給され、従つて実質的にエイリアシングの影
響を受けることのない合成音声信号が増幅器１３
２に供給される。乗算・加算回路１２９からの出
力信号は８キロヘルツでサンプルされ、従つてそ
のスペクトルは（SIN Ｘ）／Ｘ減衰のみならず
４キロヘルツ以上のエイリアシング（フオールド
オーバ）歪成分がかなり存在する。この信号は４
キロヘルツのローパスフイルタ１３１を通過させ
ることによつてフイルタされ、160キルヘルツで
サンプルされて（SIN Ｘ）／Ｘ補正がなされる。
即ち、フイルタ１３１によつて与えられる（SIN
Ｘ）／Ｘ補正は、乗算・加算回路１２９の（SIN
Ｘ）／Ｘジエンフアシスによつて減衰された出力
の周波数成分にエンフアシスを与えてそれを補正
する。フイルタ１３１からの出力信号のスペクト
ルは156キロヘルツ以下のエイリアシング歪成分
を有することはなく、従つてこの出力は増幅した
後に拡声器に直接供給することができる。１好適
実施例に於いては、このフイルタはスイツチトキ
ヤパシタフイルタ技術を用いて実現できる。 フイルタ１３１の出力は増幅器１３２の入力端
に供給される。公知の構成を有する増幅器１３２
はスピーカその他の所望の回路（不図示）を駆動
する為に適当な増幅を与えるものである。 フレーム フオーマツト フレームの４つの型に対する各々のフレームフ
オーマツトを第６図に示してある。有声フレーム
は40ビツト有しており、各バイトが８ビツトから
構成される５個のバイトで第５図の音声データ
ROM１１３から得られる。第６図に示した如
く、バイト１はフレームの利得フアクタを表す４
個のビツト（ビツト０乃至３）を有している。ビ
ツト４は、このフレームの部分が次のフレームに
繰り返し使用されることを表す情報を有してい
る。ビツト５は、このフレームが有声フレームで
あるか無声フレームであるかを表す情報を有して
いる。ビツト５は前述した如く有声・無声デコー
ダ１１８に供給される。バイト１のビツト６及び
７、バイト２のビツト０乃至７、バイト３のビツ
ト０乃至７は係数K₁乃至K₄を有している。バイ
ト４のビツト０乃至７及びバイト５のビツト０乃
至３は係数K₅乃至K₁₀を有している。係数K₁乃至
K₁₀は可変長であり、各フレームに於ける各係数
K₁乃至K₁₀の長さはプログラマグルロジツクアレ
イ１１５内にストアされている情報によつて決定
される。バイト５のビツト４乃至７はフレームの
ピツチを表わす４個のビツトを有している。 第６図に示した如く、無声フレームは３個のバ
イト情報を必要とするに過ぎない。無声フレーム
であるから、ピツチ情報は不必要であり、従つて
特定のパルスではなく擬似乱数的ノイズをアナロ
グ入力信号として使用する。同様に、良好な音声
品質を得る為には４個の反射係数K₁乃至K₄が必
要とされるに過ぎない。無声係数K₁乃至K₄も又
可変長であり、PLA１１５によつて決定される。 リピート型のフレームは１個のバイト情報を必
要とするに過ぎない。リピートフレームに於いて
は、フレームの多数繰り返しを表わす１個のビツ
ト（ビツト０）、３ビツト利得情報、４ビツトピ
ツチ情報が与えられる。しかしながら、係数K₁
乃至K₁₀のみならず有声・無声情報は供給されな
い。何故ならば、この様な情報はその直前のフレ
ームと同一だからである。この様に、リピートフ
レームを発生する為に必要とされる情報の80％は
従前のフレームを発生する為にストアされている
情報から入力バツフアシフトレジスタ１１４によ
つて供給される。ある与えられたフレームに於け
る情報がその前のフレームと著しく異なることが
ない（即ち、音声波形の歪として測定する如く）
場合には、リピートフレームが使用される。この
ように、音声データROM１１３の大きさは、リ
ピートフレームを使用しない音声合成回路によつ
て必要とされるものと比べて小さくすることが可
能である。 ワード終了フレームは、各々が０の値を有する
８ビツトで構成された１つのバイトからなる。こ
のバイトは第５図のワード終了デコーダ１１９で
検知され、合成されるワードが終了したことを表
わす為に用いられる。ワード終了デコーダ１１９
からの出力信号は、別の回路に合成される次のワ
ードを選択させたり、本音声合成回路をパワーダ
ウンする為に使用される。 乗算・加算回路 本発明の乗算・加算回路１２９の構成を第７ａ
図及び第７ｂ図に示してある。この乗算・加算回
路を使用することにより、アナログ電圧に２進係
数を乗算させ、所望により、第２アナログ電圧に
加算される。この様な構成とすることにより、従
来のタイプの２進乗算回路及び加算回路よりも著
しく小型の回路とすることができる。多くの場合
に、２進係数とアナログ電圧との積に第２アナロ
グ電圧を加え合せたものに等しいアナログ出力電
圧を得ることが所望される。これは以下の式(1)で
表現される。 V_OUT＝KV_IN1＋V_IN2 (1) 尚、V_OUT＝乗算加算回路からの出力電圧 Ｋ＝乗算係数 V_IN1＝乗算されるべきアナログ電圧 V_IN2＝加算されるべきアナログ電圧 アナログ入力電圧が時間と共に変化する場合に
は、サンプリングを行ない上式(1)の操作を各サン
プル期間中に実行する。第７ａ図及び第７ｂ図に
示した回路内に於ける回路１２，１３，１４等の
ようなサンプルホールド回路の構成を有するサン
プルホールドの動作に付いては1981年３月３日に
出願した米国特許出願第06／239945号に開示され
ている。 本発明の新規な乗算・加算回路を動作させる為
に、乗算されるべき入力電圧V_IN1を端子９０（第
７ａ図）に供給する。サンプルホールド回路１２
のコンデンサ９３及び９５は同等の容量値を有し
て居り、各ホールド期間の間にノード９８に−
V_IN1に等しい電圧を供給する。V_IN1に等しい電圧
はノード１９８で得られる。Ｋは乗算されるべき
係数のデジタル表示であり、第５図におけるバス
１２９ａ（並列で９ビツト伝送可能）を介して利
得・反射係数スタツク１２４から乗算・加算回路
１２９へ供給される。式(1)内の積KV_IN1の符号が
正の場合には、スイツチ９９と２６２は閉成し、
従つて閉成したスイツチ１７を介して電圧−V_IN1
がバス２００に印加され、且つ閉成されたスイツ
チ１８を介して電圧V_IN1がバス２０１へ印加され
る。同様に、KV_IN1の符号が負の場合には、スイ
ツチ２６０及び２６１は閉成し、従つて電圧V_IN1
がバス２００へ印加され、且つ電圧−V_IN1がバス
２０１に印加される。 コンデンサアレイ２１１は２進重みをつけられ
たコンデンサ２３０乃至２３３で構成されてい
る。コンデンサ２３０は容量値Ｃを有しており、
コンデンサ２３１は容量値２Ｃを有し、コンデン
サ２３２は容量値４Ｃを有し、且つコンデンサ２
３３は容量値８Ｃを有している。同様に、コンデ
ンサアレイ２１０は２進重みをつけられたコンデ
ンサ２２６乃至２２９で構成されている。コンデ
ンサアレイ２１０も同様に容量値Ｃを有するコン
デンサ２２５を有しており、その機能に付いては
後述する。コンデンサ２２６は容量値Ｃを有して
おり、コンデンサ２２７は容量値２Ｃを有して居
り、コンデンサ２２８は容量値４Ｃを有してお
り、且つコンデンサ２２９は容量値８Ｃを有して
いる。コンデンサアレイ２１０及び２１１に於け
る各コンデンサはそれに結合された２個のスイツ
チを有しており、例えば、コンデンサ２３３に結
合されてスイツチ２５１と２５２とが設けられて
おり、一方コンデンサ２２９に結合されてスイツ
チ２４３と２４４とが設けられている。適当なタ
イミング信号によつて公知の方法によりこれらの
スイツチが制御される。本発明に於いて使用され
る全てのスイツチは従来公知の如く任意の適当な
タイプの物を使用可能であり、好適には、金属−
酸化物−シリコン（MOS）トランジスタ又は相
補型金属−酸化物−シリコン（CMOS）トラン
ジスタを使用すると良い。 スイツチ２５１と２５２とはコンデンサ２３３
の一方側が接地接続されるか、又はバス２０１に
接続されるかを制御し、バス２０１はV_IN1又は−
V_IN1のどちらかに接続される。乗算係数Ｋの最上
位桁ビツトであるk⁷が“０”である場合には、ス
イツチ２５２が閉成しスイツチ２５２が開成して
コンデンサ２３３を接地接続させる。“128”ビツ
トであるk⁷が“１”である場合には、スイツチ２
５１は閉成しスイツチ２５２は開成してコンデン
サ２３３をバス２０１へ接続させる。同様に、乗
算係数Ｋの“64”ビツト（k⁶）はスイツチ２４９
と２５０の動作を制御し、即ちコンデンサ２３２
が接地接続されるか又はバス２０１へ接続される
かを制御する。同様に、係数Ｋの“32”ビツト
（k⁵）はコンデンサ２３１に結合されているスイ
ツチ２４７と２４８とを制御し、且つ係数Ｋの
“16”ビツト（k⁴）はコンデンサ２３０と連動す
るスイツチ２４５及び２４６の動作を制御する。
同様に、乗算係数Ｋの４個の最上位桁ビツトがコ
ンデンサアレイ２３１の動作を制御する。同様
に、乗算係数Ｋの４個の最下位桁ビツト（k⁰乃至
k³）はコンデンサアレイ２３０の動作を制御す
る。“８”ビツト（k³）はコンデンサ２２９に連
動したスイツチ２４３と２４４を制御する。“４”
ビツト（k²）はコンデンサ２２８に結合されたス
イツチ２４１と２４２とを制御する。“２”ビツ
ト（k¹）はコンデンサ２２７に結合されたスイツ
チ２３９と２４０とを制御する。又、“１”ビツ
ト（k⁰）はコンデンサ２２６に結合されたスイツ
チ２３７と２３８とを制御する。 コンデンサアレイ２１０内には容量値Ｃを有し
符号ビツトk⁸によつて制御されるスイツチ２３５
及び２３６が結合された付加コンデンサ２２５が
設けられて居り、このコンデンサ２２５は係数Ｋ
の最下位桁ビツトと同等の機能を有している。コ
ンデンサ２２５を設ける目的で、後述する如く、
係数Ｋの値を“２”の補数表示から符号付き大き
さへ変換する場合の手助けとする為である。係数
Ｋの符号ビツト（k⁸）が正の場合には、スイツチ
２３６は閉成しスイツチ２３５は開成する。同様
に、係数Ｋの符号ビツトが負の場合には、スイツ
チ２３５が閉成されスイツチ２３６は開成され
る。 サンプリング期間中に、スイツチ１４２と１４
４とが閉成され、コンデンサ２２６，２２７，２
２８，２２９が充電される。例えば、コンデンサ
２２６を制御する乗算係数Ｋの最小桁ビツト
（k⁰）が“１”の場合には、サンプルホールド回
路１３のサンプリング期間中にコンデンサアレイ
２１０のスイツチ２３７が閉成される（スイツチ
２３８が開成される）。演算増幅器１４０の固有
のオフセツト電圧を無視した場合には、これによ
りコンデンサ２２６がV_IN1に充電される。従つ
て、コンデンサ２２６がCV_IN1の電荷をストアす
る。コンデンサ２２６と連動する乗算係数Ｋの最
小桁ビツトが“０”の場合には、スイツチ２３８
は閉成したままで在り、従つてコンデンサ２２６
が充電することを妨げる。同様に、コンデンサ２
２７は、その乗算係数ビツトが“０”の場合には
何等電荷をストアせず、又その乗算係数ビツトが
“１”の場合には2CV_IN1の電荷をストアする。
又、コンデンサ２２８は“０”又は4CV_IN1の何
れかに等しい電荷をストアし、コンデンサ２２９
は“０”又は8CV_IN1のどちらかの電荷をストア
する。 このサンプリング期間の後に、スイツチ１４４
と１４２は開成し、スイツチ１４３は閉成する。
スイツチ１７は開成し、スイツチ１９が閉成し、
従つてバス２００を接地接続させる。演算増幅器
１４０の反転入力端が基本的に接地電位にあるの
で（何故ならば、非反転入力端は接地接続されて
いる）、コンデンサ２２５乃至２２９は放電し、
それらにストアされていた電荷は容量値１６Ｃを
有するコンデンサ１４１に供給される。演算増幅
器１４０の出力電圧V_OUT′は次式(2)で与えられる。 V_OUT′＝V_IN1k^0-3／16＋V_IN1k⁸／16 (2) 尚、k^0-3＝2⁰，2¹，2²，2³位置を表わす８ビツ
ト乗算係数Ｋの４個の最小桁ビツトで構成さ
れた４ビツト２進数の10進均等表示。従つ
て、例えば、Ｋ＝10011101である場合には、
k^0-3は13に等しく、それは（1102）₂の10進均
等表示である。 k⁸＝係数Ｋの符号ビツト コンデンサアレイ２１０及びサンプルホールド
副回路１３に於いて上述した如き動作が行なわれ
るのと同時に、コンデンサアレイ２１１及びサン
プルホールド回路１４に於いても同様な動作が行
なわれる。コンデンサアレイ２１１は、乗算係数
Ｋの４個の最小桁ビツトk^4-7で決定される如く
CV_IN1の整数倍に充電される。コンデンサアレイ
２１１に蓄えられたこの電荷と容量値１６Ｃを有
するコンデンサ１７３に充電された電荷（付加さ
れるべきアナログ電圧V_IN2が存在するので）の両
方がサンプルホールド副回路１４のコンデンサ１
５１に放電される。同時に、容量値Ｃを有するコ
ンデンサ１４７がV_OUT′に充電される。従つて、
端子１５５で得られる出力電圧V_OUTは次式(3)で
与えられる如くなる。 V_OUT＝−V_OUT′／16−（k^4-7／16）V_IN1−16／16V_IN2 又は V_OUT＝−V_IN1〔k^0-3／256＋k^4-7／16 ＋k⁸／256〕−V_IN2 (3) 尚、k^4-7＝2⁴，2⁵，2⁶，2⁷位置を表わす８ビツ
ト乗算係数Ｋの４個の最大桁ビツトで構成さ
れる４ビツト２進数の10進均等表示。従つ
て、例えば、Ｋ＝10011101の場合には、k^4-7
は９と等しく、それは（1001）₂の10進均等表
示である。 k⁸＝係数Ｋの符号ビツト。 上式(3)に於けるk⁸の寄与分を暫時無視して考え
ると、上に挙げた例の場合には、式(3)は次ぎの如
くなる。 V_OUT＝−V_IN1〔13／256＋９／16〕−V_IN2 V_OUT＝−V_IN1（157／256）−V_IN2 これは数10011101を２進端数として取り扱う場
合に受け取られる端数を表わしている。従つて、
本発明の独特な２段アナログ乗算・加算回路は最
大容量比１：16でもつて容量比１：256を有する
１段が発生するのと同じ結果を発生させる。従つ
て、全容量として255Cを有する単一のコンデン
サアレイを使用する場合と比べて各々の全容量が
15C（符号ビツトコンデンサ２２５を無視）であ
る２つのコンデンサアレイを使用することによつ
てコンデンサの寸法を最小とさせている。このこ
とが、本発明の２段乗算・加算回路に於ける主要
な利点である。 更に高度の精度が要求される場合には、同様な
方法で付加的な段を付け加えることが可能であ
る。コンデンサアレイ２１０及び２１１はＮ複数
個のコンデンサを有することが可能である。本発
明の実施例に於いては、Ｎを４に設定した。Ｎの
値を制限する要因は演算増幅器の精度及びレイア
ウト寸法である。 係数Ｋは利得・反射係数スタツク１２４内に２
の補数の形式でストアされているので（内挿に於
ける加算及び減算を簡単化する為に）、アナログ
乗算・加算回路１２９に於いて係数Ｋを符号付き
大きさに変換する必要がある。これは、負のＫパ
ラメータの各ビツトを反転し、次いで１を最小桁
ビツトに加算することによつて行なうことが可能
である。このビツトの反転は利得・反射係数スタ
ツク１２４内に於いて行なわれる。また、最小桁
ビツトへの加算は、最小桁コンデンサアレイ２１
０内に於けるコンデンサC₁₀₅によつて達成され
る。この様な反転は係数Ｋの負の値に対してのみ
必要であるから、コンデンサC₁₀₅は符号ビツトk⁸
によつて制限される。従つて、k⁸が負の場合に
は、スイツチ２３５が閉成され、スイツチ２３６
は開成される。 アナログ記憶レジスタ アナログ記憶レジスタ３００は第７ａ図及び第
７ｂ図に示してある。レジスタ３００は複数個の
サンプルホールド回路から構成されている。尚、
以下のサンプルホールド回路３２５に付いての説
明はアナログレジスタ３００内に設けられたサン
プルホールド回路の各々に対して等しく適用され
るものである。 ストアされるべきアナログ電圧は乗算・加算回
路１２９の演算増幅器１４に接続されたノード１
５５から受け取られる。ノード１５５はリード３
１２を介してスイツチ３１０の一端側に接続され
ている。スイツチ３１０の他端側は容量値２Ｃを
有するコンデンサ３０８の第１プレートに接続さ
れている。リード３１２に与えられた電圧V_xが
サンプルホールド回路３２５内にストアさせる場
合には、スイツチ３１０が閉成し、従つてコンデ
ンサ３０８が2CV_xに充電される。次いで、スイ
ツチ３１０が開成しスイツチ３０９が閉成して、
コンデンサ３０８の容量値Ｃを有するコンデンサ
３０４へ放電させる。これにより、2V_xに等しい
値の電圧が演算増幅器３０１の出力リード３１１
に供給される。2V_xに等しい値の電圧をサンプル
ホールド回路３２５にストアさせることによつ
て、漏洩電流やコンポーネントの不整合に基づく
不正確さは２倍の程度減少される。サンプルホー
ルド回路３２５乃至３３３にストアされるべき
LPC係数は、線形予測符号音声パラメータB₁₀乃
至B₂に対応する。パラメータB₁₀乃至B₂のアナロ
グ表示は常にサンプルホールド回路３２５乃至３
３３の最大電圧出力の２分の１よりも小さいもの
である。従つて、この電圧の倍加はエラーを導入
することなしに達成することが可能である。しか
しながら、サンプルホールド回路３３４にストア
されるべきアナログ電圧表示D₁はサンプルホー
ルド回路３３４の最大出力電圧能力の２分の１よ
り常に小さい訳ではない。従つて、そのために、
サンプルホールド回路３２５のコンデンサ３０８
に対応するサンプルホールド回路３３４のコンデ
ンサ４０８は容量値Ｃを有している。従つて、
B₁に対応するアナログ電圧は倍加されることな
しにサンプルホールド回路３３４内にストアされ
る。 サンプルホールド回路３２５乃至３３４の出力
電圧は、例えばサンプルホールド回路３２５の場
合にはスイツチ３１３を介して、必要に応じ、リ
ード３４０に供給される。サンプルホールド回路
３６０はリード３４０上に得られる電圧をバツフ
アする為に使用されている。更に、サンプルホー
ルド回路３６０は、例えば、サンプルホールド回
路３２５からの出力電圧を２で除算するために用
いられており、従つて演算増幅器３５０の出力リ
ード３２５上にB₁₀のアナログ電圧表示に等しい
電圧を供給する。このことは、容量値Ｃを有する
コンデンサ３４６と容量値2Cを有するコンデン
サ３５１とを使用することによつて達成されてい
る。スイツチ３４２を選択的に使用することによ
つて、サンプルホールド回路３３４内にストアす
る如くアナログ電圧表示B₁をバツフアする場合
に容量値Ｃを有するコンデンサ３４５を容量値Ｃ
を有するコンデンサ３４６に並列接続させること
が可能である。このようにサンプルホールド回路
３６０は単位利得バツフアとして機能し、従つて
アナログ電圧表示B₁を２で除算することはない。
アナログ電圧表示B₁はサンプルホールド回路３
３４にストアされた時に倍加されていないので上
述したことが必要とされる。 乗算・加算回路１２９を使用した音声合成器の繰
り返し動作 まず、ワード選択入力端１１０を介して選択さ
れたワードの２進表示が供給される。ワード選択
入力端１１０から受け取られたデータを使用して
ワードデコードROM１１１をアドレスする。ワ
ードデコードROM１１１からの出力は選択され
たワードに対応する音声データROM１１３内に
収納された音声データの開始アドレスである。ア
ドレスカウンタ１１２がこの開始アドレスにプリ
セツトされ、係数を開始するアドレスカウンタ１
１２の出力は音声データROM１１３のアドレス
入力として用いられる。音声データROM１１３
からのデータが入力バツフア１１４に供給され
る。音声データROM１１３の出力はまたワード
終了デコーダ１１９に供給される。このデコーダ
１１９は合成されるべきワードの端部が達成した
か否かを決定する。バイト１の内容が全て０であ
る場合には、ワードの端部が到達したことを意味
し、ワード終了デコーダ１１９は出力１２１を供
給し、該出力１２１はワード選択入力端１１０を
介して本音声合成方式に入力させる次ぎのワード
の選択を行なわせるか、又は本音声合成回路をパ
ワーダウンさせる。音声データROM１１３から
のデータはまたリピートフレイムデコーダ１１７
に供給され、このデコーダ１１７は前に入力バツ
フア１１４内にストアされたデータを再使用すべ
きか否かを決定する。音声データROM１１３か
らの出力データは又有声・無声デコーダ１１８に
供給され、このデコーダ１１８は有声・無声ビツ
トの状態を決定し、そのビツトはスイツチ手段１
４０を制御する。入力バツフア１１４からのデー
タはプログラマブルロジツクアレイ（PLA）１
１５に入力され、それは入力バツフア１１４内に
ストアされたデータを複数個の係数に分離し、且
つパラメータ値ROM１１６にアドレス命令を供
給してパラメータ値ROM１１６からのパラメー
タのシーケンシヤルな選択を行なう。パラメータ
値ROM１１６はルツクアツプテーブルとして機
能し、PLA１１５から受け取られたアドレス命
令に基づいて、内挿論理１２２へLPC係数を供
給する。内挿論理１２２は利得・反射係数スタツ
ク１２４を複数個の内挿係数の値でロードする。
ピツチ係数は内挿論理１２２によつてピツチレジ
スタ１２３に供給され、該レジスタ１２３はピツ
チパルス発生器１２６を制御する為に使用される
データをピツチカウンタ１２５に供給する。ピツ
チパルス発生器１２６は特定の周期を有する有声
信号をスイツチ手段１４０に供給する。擬似乱数
的ノイズ源１２７は無声信号をスイツチ手段１４
０に供給する。スイツチ手段１４０は、アナログ
乗算・加算回路１２９への入力信号として、（有
声データの発生の為に）ピツチパルス発生器１２
６から有声信号を供給するか、又は（無声データ
の発生の為に）擬似乱数的ノイズ源１２７から擬
似乱数的ノイズを供給する。 本発明の音声合成回路の繰り返しプロセスを表
わす式を表１に示してある。まず、利得・反射係
数スタツク１２４にストアされている利得係数Ｇ
を入力電圧Uiに乗算することによつて反射係数
Y₁₁を計算する。Uiはピツチパルス発生器１２６
からの有声信号か、又は擬似乱数的ノイズ発生器
１２７からの擬似乱数的ノイズである（第６図参
照）。入力電圧Uiはノード９０（第７ａ図及び第
７ｂ図参照）に供給され、スイツチ５００を介し
てノード１９８に供給される。次いで、前述した
如く、入力電圧Uiと等しい大きさの負電圧がコ
ンデンサアレイ２１０のバス２００とコンデンサ
アレイ２１１のバス２０１とに供給される。利
得・反射係数スタツク１２４からの利得係数Ｇが
スイツチk⁰乃至k⁹に印加され、従つてノード１５
５に於ける乗算・加算回路１２９からの出力は次
式で与えられる。 Y₁₁(i)＝GUi (5) このY₁₁で表わされるアナログ電圧はサンプル
ホールド回路６００内にストアされる。この点に
関しては上掲した1981年３月３日出願の米国特許
出願第06／239945号に開示されている。 次いで、以下の方法によつてY₁₀が計算され
る。サンプルホールド回路３２５内にストアされ
ている2B₁₀がリード３４０に印加され、サンプ
ルホールド回路３６０によつて２で除算される。
従つて、B₁₀が演算増幅器３５０の出力リード３
５２上で得られる。次いで、B₁₀が閉成されたス
イツチ５０１及び５０２を介してノード１９８に
接続され、前述した如く、乗算・加算回路１２９
に印加される。前述した如く、反射係数K₁₀が乗
算・加算回路１２９に供給され、コンデンサアレ
イ２１０及び２１１内に設けられた各々のスイツ
チの動作を制御する。サンプルホールド回路６０
０内にストアされ出力リード６０１上で得られる
Y₁₁は閉成されたスイツチ５０３を介してノード
１７０に接続される。従つて、乗算・加算回路１
２９からの出力はノード１５５で得られ、それは
次式で表わされる。 Y₁₀(i)＝Y₁₁(i)−K₁₀B₁₀（ｉ−１） (6) このY₁₀の値はサンプルホールド回路６００内
にストアされ、サンプルホールド回路６００内に
ストアされているその前の値Y₁₁は消失される。
次いで、サンプルホールド回路３２６にストアさ
れている2B₉をリード３４０に供給することによ
つてY₉が計算され、演算増幅器３５０の出力リ
ード３５２にB₉の出力を供給する。このB₉の値
は、次いで、閉成されたスイツチ５０１及び５０
２を介してノード１９８に供給され、更にコンデ
ンサアレイ２１０及び２１１に供給される。反射
係数K₉はコンデンサアレイ２１０及び２１１の
動作を制御する為に使用され、サンプルホールド
回路６００内にストアされたY₁₀の値はスイツチ
５０３を介してノード１７０に供給される。従つ
て、ノード１５５で得られる出力電圧は次式の如
くなる。 Y₉(i)＝Y₁₀(i)−K₉B₉（ｉ−１） (7) 次いで、サンプルホールド回路６００にストア
されているY₉を閉成されたスイツチ５０４を介
してノード１９８に供給することによつてB₁₀の
値を計算する。次いで、Y₉をコンデンサアレイ
２１０及び２１１に供給し、この場合の動作は反
射係数K₉で制御される。2B₉の前の値がサンプル
ホールド回路３２６からサンプルホールド回路３
６０（そこでは２で除算される）へ供給され、従
つてB₉が閉成されたスイツチ５０１及び５０５
を介してノード１７０に供給される。従つて、ノ
ード１５５で得られる出力は次式に等しくなる。 B₁₀(i)＝B₉（ｉ−１）＋K₉Y₉ (8) このB₁₀の値は、次いで、倍加され、且つ将来
の使用の為にサンプルホールド回路３２５内にス
トアされる。 次ぎに、サンプルホールド回路３２７内にスト
アされている2B₈をサンプルホールド回路３６０
（ここで２で除算される）に供給することによつ
て計算される。次いで、B₈がスイツチ５０１及
び５０２を介してノード１９８に供給される。反
射係数K₈がコンデンサアレイ２１０と２１１と
に供給されて、その中に設けられたスイツチの動
作を制御し、サンプルホールド回路６００にスト
アされているY₉の値がスイツチ５０３を介して
ノード１７０に供給される。従つて、ノード１５
５で得られる出力電圧は次式の如くなる。 Y₈(i)＝Y₉(i)−K₈B₈（ｉ−１） (9) 同様に、本回路の動作が継続され、所要に応じ
て、Y₁乃至Y₁₁及びB₁乃至B₁₀の値が計算される。
本回路の出力信号はB₁の値に等しい電圧であつ
て、それはサンプルホールド回路３３４からリー
ド６０２を介して与えられる。表１に示した繰り
返しプロセスが繰り返されて、その他の出力信号
が得られる。内挿論理１２２によつて実行される
各内挿の後には、複数個の繰り返し動作が行なわ
れ、従つて複数個の出力信号が供給される。この
複数個の出力信号は合成されるべきワードの１部
を形成する。スイツチ５０１，５０２，５０３，
５０４，５０５，３１０，３１３等のような種々
のスイツチの動作を制御する為の適当な回路は当
該技術分野に於いて公知であり、従つてここに於
いては詳細な説明は行なわない。 内挿論理１２２によつて第１複数個の内挿を行
ない且つ第２複数個の繰り返し動作を行なつて乗
算・加算回路１２９から出力を得た後に、アドレ
スカウンタ１２２は１だけインクリメントし、前
述した如く、新しい１組のデータが内挿論理１２
２に供給される。１好適実施例に於いては、内挿
論理１２２は内挿論理１２２への各データ入力の
組から４組の内挿された値を供給するものであ
る。乗算・加算回路１２９は表１の式の40個の繰
り返し動作を行ない、従つて内挿論理１２２から
の各組の内挿された値に対し40個の出力信号を供
給する。従つて、アドレスカウンタ１１２の各イ
ンクリメント毎に乗算・加算回路１２９から第３
複数個の出力信号（これは合成されるべきワード
の部分を形成する）が得られる。 以上の説明に於いては、本発明の乗算・加算回
路を特定のワードの大きさや特定のコンポーネン
ト及びフオーマツトを使用した音声処理構造の１
実施例として使用した場合に付き説明したが、本
発明はこれら実施例に限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は米語の42個の音素の間の関係を示した
説明図、第２図は従来の音素を基礎にした音声合
成回路を示したブロツク線図、第３図はパルス符
号変調を使用した従来の音声合成回路を示したブ
ロツク線図、第４図は差分パルス符号変調を使用
した従来の音声合成回路を示したブロツク線図、
第５図は本発明の乗算・加算回路を使用した本発
明の音声合成回路を示したブロツク線図、第６図
は本発明で使用したデータフレームの４つのタイ
プの各々のフオーマツトを示した説明図、第７ａ
図及び第７ｂ図は乗算・加算回路１２９とアナロ
グ遅延レジスタ３００とを示した回路図、第７ｃ
図は表１に示した動作を行なう為の本発明の乗
算・加算回路の動作の数学的モデルを示した説明
図、である。 符号の説明、１００……音声合成回路、１０１
……前部区域、１０２……線形予測符号フイルタ
区域、１０３……後部区域。

Claims (1)

1. 【特許請求の範囲】 １ 被乗算アナログ信号を受ける為の入力端子
   と、 前記被乗算アナログ電圧に乗算する値を表す２
   進入力信号を受ける手段と、 出力端子と 該被乗算アナログ信号に応答する電圧源に接続
   されており、第１及び第２の位相を有するクロツ
   ク信号によつて制御される第１複数のスイツチ
   ト・キヤパシタ手段と、 演算増幅器及び該演算増幅器の出力リードと反
   転入力リードとの間に接続されたスイツチト・キ
   ヤパシタとからなり、前記スイツチト・キヤパシ
   タ手段のそれぞれと前記反転入力リードが接続さ
   れる複数のサンプルホールド回路とを有し、 前記複数のサンプルホールド回路は、前記クロ
   ツク信号によつて制御される第２のスイツチト・
   キヤパシタ手段を介して直列に接続され、終端の
   サンプルホールド回路の出力リードは前記出力端
   子に接続されており、 前記第１複数のスイツチト・キヤパシタ手段の
   それぞれは複数のスイツチ及び複数のコンデンサ
   からなり、該複数のスイツチは前記２進入力信号
   によつて制御され、 前記出力端子から前記被乗算アナログ入力電圧
   と前記２進入力信号との積に比例する信号が出力
   するようになされたことを特徴とする乗算・加算
   回路。