JPH02138609A - アナログ演算回路 - Google Patents
アナログ演算回路Info
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- JPH02138609A JPH02138609A JP1145233A JP14523389A JPH02138609A JP H02138609 A JPH02138609 A JP H02138609A JP 1145233 A JP1145233 A JP 1145233A JP 14523389 A JP14523389 A JP 14523389A JP H02138609 A JPH02138609 A JP H02138609A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
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- H03M3/30—Delta-sigma modulation
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- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はアナログ演算回路に関するもので、さらに詳し
くは乗算、除算、圧縮、伸長およびこれらの組合せ演算
に適したアナログ演算回路に関するものである。
くは乗算、除算、圧縮、伸長およびこれらの組合せ演算
に適したアナログ演算回路に関するものである。
［従来の技術］
従来のアナログ乗算回路としては、たとえばＰＮ接合に
おける電流亘と電圧Ｖとの対数関数である１ ４１ｓ−
ｅｋｖ（１：ＰＮ接合に流れる電流、ｌｓ：飽和電流、
Ｖ：ＰＮ接合の電圧、ｋ：定数）を利用し、対数の加算
により乗算を実行するものがある。
おける電流亘と電圧Ｖとの対数関数である１ ４１ｓ−
ｅｋｖ（１：ＰＮ接合に流れる電流、ｌｓ：飽和電流、
Ｖ：ＰＮ接合の電圧、ｋ：定数）を利用し、対数の加算
により乗算を実行するものがある。
しかし、ＰＮ接合の導通時の電圧は約０．６ｖ程度であ
り、アナログ入力信号の大きさが制限されているので、
大振幅のアナログ信号の乗算を行うことができなかった
。しかも、この場合の乗算はノイズに影響されやすく、
高精度の乗算を期待できなかった。加えて、回路をＭＯ
Ｓ−ＬＳＩ化することも困難であった。
り、アナログ入力信号の大きさが制限されているので、
大振幅のアナログ信号の乗算を行うことができなかった
。しかも、この場合の乗算はノイズに影響されやすく、
高精度の乗算を期待できなかった。加えて、回路をＭＯ
Ｓ−ＬＳＩ化することも困難であった。
この他に第１入力端子Ｅｘとその反転した電圧−Ｅｘを
交互にスイッチングし、そのスイッチングのデユーデイ
・レシオを第２入力端子Ｅｙでパルス幅変調し、そのパ
ルス幅変調出力を平均化することで出力Ｅｘ４ｙを得る
時分割型の乗算回路が提案されている（例えば特開昭５
５−８２３７５号）。
交互にスイッチングし、そのスイッチングのデユーデイ
・レシオを第２入力端子Ｅｙでパルス幅変調し、そのパ
ルス幅変調出力を平均化することで出力Ｅｘ４ｙを得る
時分割型の乗算回路が提案されている（例えば特開昭５
５−８２３７５号）。
しかし、この場合には、パルス幅変調出力はアナログ入
力信号ｔｏｙと三角波信号とのレベル比数で得ているの
で、かかる出力のパルス幅は、三角波信号の周波数が一
定であっても、アナログ入力７８号が任意の値をとる限
り、任意の（ａとなる。すなわち、かかるパルス幅はア
ナログ的に連続な量となる。つまり、パルス幅変調回路
のデユーティ・レシオが連続的に変化するので、デユー
ティ・レシオを正確に原信号に追従させるためには、高
速で精度のよいアナログ回路が必要であった。
力信号ｔｏｙと三角波信号とのレベル比数で得ているの
で、かかる出力のパルス幅は、三角波信号の周波数が一
定であっても、アナログ入力７８号が任意の値をとる限
り、任意の（ａとなる。すなわち、かかるパルス幅はア
ナログ的に連続な量となる。つまり、パルス幅変調回路
のデユーティ・レシオが連続的に変化するので、デユー
ティ・レシオを正確に原信号に追従させるためには、高
速で精度のよいアナログ回路が必要であった。
加えて、パルス幅変調回路において三角波信号を発生す
る回路は、その三角波信号の振幅と周波数が変調特性に
大きく影響するので、高精度の回路を用いなければなら
ず、その高開度の回路な実現するためには、ＭＯＳ−Ｌ
ＳＩ化に不都合があり、しかもノイズの影響も受けやす
い。
る回路は、その三角波信号の振幅と周波数が変調特性に
大きく影響するので、高精度の回路を用いなければなら
ず、その高開度の回路な実現するためには、ＭＯＳ−Ｌ
ＳＩ化に不都合があり、しかもノイズの影響も受けやす
い。
従来のアナログ除算回路は、対数アンプによる方式、ま
たは、アナログ乗算器を演算増幅器の帰還ループに入れ
る乗算帰還方式が知られＣいる。
たは、アナログ乗算器を演算増幅器の帰還ループに入れ
る乗算帰還方式が知られＣいる。
しかしながら、前者は木質的に演算速度が遅いうえに、
被演算信号と演算信号の両者が共に正または負の同一符
号の？ｒｆ４ｍシかできないという問題があった。また
、後者は回路に乗算器を含む帰還ループを有しているの
で、全県しやすく安定性がよくないという問題点があっ
た。
被演算信号と演算信号の両者が共に正または負の同一符
号の？ｒｆ４ｍシかできないという問題があった。また
、後者は回路に乗算器を含む帰還ループを有しているの
で、全県しやすく安定性がよくないという問題点があっ
た。
従来のアナログ伸長回路または圧縮回路は、バイポーラ
トランジスタの非線形素子特性を利用した利得制御回路
を使用する方式、または、抵抗とダイオードの回路網を
用いたダイオード・クランプ折線近似回路を使用する方
式があり、いずれの場合も、伸長回路の場合は非線形要
素を増幅回路の入力端に入れ、圧縮回路の場合は非線形
要素を帰還ループ側に入れている。
トランジスタの非線形素子特性を利用した利得制御回路
を使用する方式、または、抵抗とダイオードの回路網を
用いたダイオード・クランプ折線近似回路を使用する方
式があり、いずれの場合も、伸長回路の場合は非線形要
素を増幅回路の入力端に入れ、圧縮回路の場合は非線形
要素を帰還ループ側に入れている。
しかしながら、バイポーラトランジスタの非線形素子特
性を利用する方式は、素子特性のバラツキの問題がある
うえに、ＬＳＩ化して小型化することが困難である。ま
た、ダイオードクランプ折線近似回路を使用する方式は
、多数の抵抗素子を使用しなければならないので、木質
的にＬＳＩ化が困難である。
性を利用する方式は、素子特性のバラツキの問題がある
うえに、ＬＳＩ化して小型化することが困難である。ま
た、ダイオードクランプ折線近似回路を使用する方式は
、多数の抵抗素子を使用しなければならないので、木質
的にＬＳＩ化が困難である。
［発明が解決しようとする課題］
以上述べた従来のｆ！Ｉｌ々のアナログ演算回路は、そ
れぞれ欠点を持っているが、さらに、それらは一般に演
算目的毎に著しく異なった回路構成となるので、共通化
またはユニバーサル化することが離しい。それ故、例え
ＬＳＩ化が可能になったとしても、多種のし５１の製造
を必要とし、大量生産のメリットを享受できない。
れぞれ欠点を持っているが、さらに、それらは一般に演
算目的毎に著しく異なった回路構成となるので、共通化
またはユニバーサル化することが離しい。それ故、例え
ＬＳＩ化が可能になったとしても、多種のし５１の製造
を必要とし、大量生産のメリットを享受できない。
本発明の目的は、従来から知られているアナログ演算回
路の問題を解決した新しいアナログ演算回路をｉ足供す
るものである。
路の問題を解決した新しいアナログ演算回路をｉ足供す
るものである。
本発明の他の目的は、回路構成が簡単で安定性の良好な
アナログ演算回路を提供するものである。
アナログ演算回路を提供するものである。
本発明のさらに他の目的は、ＭＯＳ−ＬＳＩ化して小型
化することのできるアナログ演算回路を提供するもので
ある。
化することのできるアナログ演算回路を提供するもので
ある。
本発明のさらにまた他の目的は、基本の共通回路を使用
して、種々の演算が可能なユニバーサルタイプのアナロ
グ演算回路を提供するものである。
して、種々の演算が可能なユニバーサルタイプのアナロ
グ演算回路を提供するものである。
［課題を解決するための手段］
かかる目的を達成するために、本発明は被ｆＩ’ＪＡ信
号と演′ｙｉ、信号を入力し、演算結果を出力するアナ
ログ演算回路において、被演算信号を所定のサンプリン
グ周波数によりサンプルしてデジタル信号を出力するへ
／Ｄ変換手段と、そのデジタル信号を入力し第１の基準
信号に応答して正負の第１アナログ信号を出力し、該ア
ナログ信号を＾１０変換手段の差分入力として帰還する
′ｆＳ１の０／Ａ変換手段とを有するΔΣ変調手段と、
上述のデジタル信号を入力し、第２の基準信号に応答し
て正負の第２アナログイ３号を出力する第２の０／八へ
換手段と、第２アナログ信号を入力し、演算結果である
アナログ１８号を出力するローパスフィルタとを備え、
第１の基準信号および７ｇ２の基準信号のうち少なくと
も一方をｆＩ算傷信号したものである。
号と演′ｙｉ、信号を入力し、演算結果を出力するアナ
ログ演算回路において、被演算信号を所定のサンプリン
グ周波数によりサンプルしてデジタル信号を出力するへ
／Ｄ変換手段と、そのデジタル信号を入力し第１の基準
信号に応答して正負の第１アナログ信号を出力し、該ア
ナログ信号を＾１０変換手段の差分入力として帰還する
′ｆＳ１の０／Ａ変換手段とを有するΔΣ変調手段と、
上述のデジタル信号を入力し、第２の基準信号に応答し
て正負の第２アナログイ３号を出力する第２の０／八へ
換手段と、第２アナログ信号を入力し、演算結果である
アナログ１８号を出力するローパスフィルタとを備え、
第１の基準信号および７ｇ２の基準信号のうち少なくと
も一方をｆＩ算傷信号したものである。
ここで、ΔΣ変調手段から出力されるデジタル信号を１
ビツトのデジタル信号とすることがで籾る。
ビツトのデジタル信号とすることがで籾る。
また、第１および第２のＤハ変換手段は、演算増幅器お
よびスイッヂトキャパシタから構成することができる。
よびスイッヂトキャパシタから構成することができる。
ローパスフィルタは、演′ｉ！＃増幅器およびスイッチ
トキャパシタから構成することができる。
トキャパシタから構成することができる。
さらに好適には、演算信号として第２の基準信号を入力
し、被演算信号と演算信号の積信号を出力することも可
能である。
し、被演算信号と演算信号の積信号を出力することも可
能である。
演算信号として第１の基準信号を入力し、被演算信号を
演算信号で割った商信号を出力することも可能である。
演算信号で割った商信号を出力することも可能である。
被演算信号を整流／平均化して得た信号を第２の基準信
号とし、これを演算信号として用いることにより伸長信
号を出力することも可能である。
号とし、これを演算信号として用いることにより伸長信
号を出力することも可能である。
また、商信号を整流／平均化して得た１９号を第１の基
準信号とし、これを演算信号として用いることにより圧
縮信号を出力することも可能である。
準信号とし、これを演算信号として用いることにより圧
縮信号を出力することも可能である。
スイッチトキャパシタとフンパレータと演算増幅器とを
用いて整流／平均化を行うことも好適である。
用いて整流／平均化を行うことも好適である。
さらに好適には、整流／平均化された出力が所定の出力
値以下になったとき、演算信号として整流／平均化され
た出力から所定の出力へ切換える選択手段を具備するこ
ともできる。
値以下になったとき、演算信号として整流／平均化され
た出力から所定の出力へ切換える選択手段を具備するこ
ともできる。
［作 用］
本発明では、ΔΣモジュレータとＤ／Ａコンバータとロ
ーパスフィルタとを用い、第１および第２の０／八コン
バータの基準信号として、いずれか−方または両方に演
算信号を加えることによって、乗算、除算、伸長、圧縮
またはその組合せの演算を行うことかできる。
ーパスフィルタとを用い、第１および第２の０／八コン
バータの基準信号として、いずれか−方または両方に演
算信号を加えることによって、乗算、除算、伸長、圧縮
またはその組合せの演算を行うことかできる。
［実施例］
以下、実施例に基づいて本発明の詳細な説明する。
第１図は、本発明のアナログ演算回路の基本構成を示す
。このアナログ演算回路は、ΔΣモジュレータ１０．第
２のＤ／Ａコンバータ２０およびローパスフィルタ３０
からなっている。ΔΣモジュレータｌＯ自体の基本回路
は公知であり、一般にはアナログ信号をそれに対応した
パルス密度変調信号に変換するもので、種々の形式およ
び回路が知られている。
。このアナログ演算回路は、ΔΣモジュレータ１０．第
２のＤ／Ａコンバータ２０およびローパスフィルタ３０
からなっている。ΔΣモジュレータｌＯ自体の基本回路
は公知であり、一般にはアナログ信号をそれに対応した
パルス密度変調信号に変換するもので、種々の形式およ
び回路が知られている。
第１図に示した一例は２次変調型のΔΣモジュレータを
使用しており、１１および１２は演算増幅器、１３およ
び１４は加算部、１５および１６は各演算増幅器１１お
よび１２の掃通用コンデンサであり、このコンデンサに
より各演算増幅器１１および１２は積分器として作用す
る。 １７はコンパレータ、１８はコンパレータ１７の
出力をサンプリング周波数（ｆＳ）のクロックパルスで
取込むフリップフロップ、１９は第１の０／Ａコンバー
タ（ｔビットＤハコンバータ）、ラインａは被演算信号
（アナログ信号）の入力ライン、ラインｂは第１のＤハ
コンバータ１９への基準信号の供給ライン、ラインＳは
フリップフロップ１８へのクロックパルス供給ライン、
ラインＣは第２のＯ／Ａコンバータ２０への基準電気信
号の供給ライン、および、ラインＯはアナログ演算回路
の出力ラインである。
使用しており、１１および１２は演算増幅器、１３およ
び１４は加算部、１５および１６は各演算増幅器１１お
よび１２の掃通用コンデンサであり、このコンデンサに
より各演算増幅器１１および１２は積分器として作用す
る。 １７はコンパレータ、１８はコンパレータ１７の
出力をサンプリング周波数（ｆＳ）のクロックパルスで
取込むフリップフロップ、１９は第１の０／Ａコンバー
タ（ｔビットＤハコンバータ）、ラインａは被演算信号
（アナログ信号）の入力ライン、ラインｂは第１のＤハ
コンバータ１９への基準信号の供給ライン、ラインＳは
フリップフロップ１８へのクロックパルス供給ライン、
ラインＣは第２のＯ／Ａコンバータ２０への基準電気信
号の供給ライン、および、ラインＯはアナログ演算回路
の出力ラインである。
ラインＳから供給されるクロックパルスの周波数は、被
演算信号の最高周波数の１０倍以上、好ましくは５０倍
〜１０００倍の値とされる。１０倍以下とすると、ＳＮ
比が低下してくるので好ましくない。
演算信号の最高周波数の１０倍以上、好ましくは５０倍
〜１０００倍の値とされる。１０倍以下とすると、ＳＮ
比が低下してくるので好ましくない。
ΔΣモジュレータでは、高域側で量子化ノイズが急増す
るので、量子化ノイズの周波数特性を良好なものとする
ために、たとえば第１図の回路構成のように、演算増幅
器を用いた積分器を多段縦続接続したり、あるいは０／
八コンバータ１９を１ビツトでなく２ビツトなどのよう
に多値化ずればよい。
るので、量子化ノイズの周波数特性を良好なものとする
ために、たとえば第１図の回路構成のように、演算増幅
器を用いた積分器を多段縦続接続したり、あるいは０／
八コンバータ１９を１ビツトでなく２ビツトなどのよう
に多値化ずればよい。
第１図において、ΔΣモジュレータｌＯのラインａには
、例えば第２Δ図に示すようなピーク値Ａの正弦波の形
態の被演′ｆＡ（７４号（アナログ信号）が入力される
。
、例えば第２Δ図に示すようなピーク値Ａの正弦波の形
態の被演′ｆＡ（７４号（アナログ信号）が入力される
。
加算器１３には被演算信号（第２八図）と第１のＤ／Ａ
コンバータ１９からの出力とを供給し、その加３５出力
を？１１１算増幅畳重１の反転入力端子に供給する。加
算器１４には演算増幅？：ｉｌ Ｉの出力とＤ／八へン
バータ１９からの出力とを供給し、その加算出力を？Ｆ
ｉ算増算器幅器１ｚ転入力端子に供給する。演算増幅器
１１および１２の非反転入力端子にはアナログ接地電位
を印加する。
コンバータ１９からの出力とを供給し、その加３５出力
を？１１１算増幅畳重１の反転入力端子に供給する。加
算器１４には演算増幅？：ｉｌ Ｉの出力とＤ／八へン
バータ１９からの出力とを供給し、その加算出力を？Ｆ
ｉ算増算器幅器１ｚ転入力端子に供給する。演算増幅器
１１および１２の非反転入力端子にはアナログ接地電位
を印加する。
コンパレータ１７では、演算増幅器１２からの出力をア
ナログ接地電位と比較し、その出力がアナログ接地電位
より大きいときに°１”、その他のとぎに“０°°を出
力する。
ナログ接地電位と比較し、その出力がアナログ接地電位
より大きいときに°１”、その他のとぎに“０°°を出
力する。
フリップフロップ１８のデータ入力端子にはコンパレー
タ１７からの２値出力゛°０”または１°゛を供給し、
同じくラインＳより被演算信号の周波数の数十倍以上の
サンプリング周波数をもつクロックパルスｆｓを供給し
、そのクロックパルスに同期してコンパレータエフから
のデータ”０”または” Ｉ ”を取り込む。
タ１７からの２値出力゛°０”または１°゛を供給し、
同じくラインＳより被演算信号の周波数の数十倍以上の
サンプリング周波数をもつクロックパルスｆｓを供給し
、そのクロックパルスに同期してコンパレータエフから
のデータ”０”または” Ｉ ”を取り込む。
このようにして、被演算信号（第２八図）は、クロック
パルスｆｓで高速サンプリングされて、第２Ｂ図に示す
ように、例えば１ビツトのデジタル出力に変換されて取
り出される。
パルスｆｓで高速サンプリングされて、第２Ｂ図に示す
ように、例えば１ビツトのデジタル出力に変換されて取
り出される。
コンパレータ１７とフリップフロップ１８は１ビツト八
／Ｄ変１灸のみならず、多ヒ゛ットへ／Ｄ変１灸とする
こともできる。しかし、以下の説明は理解を容易とする
ため、１ビツトの＾／Ｄ変換の場合を例に行う。
／Ｄ変１灸のみならず、多ヒ゛ットへ／Ｄ変１灸とする
こともできる。しかし、以下の説明は理解を容易とする
ため、１ビツトの＾／Ｄ変換の場合を例に行う。
このデジタル信号（第２８図）は被演算信号（第２＾図
）の各サンプリング時の瞬時値に比例したパルス密度の
パルス列となる。ただし、フリップフロップ１８がクロ
ックパルスｔｓで動作するので、かかるデジタル出力の
パルス幅は１ａｔｓ （秒）の整数倍の値をとるのみで
あフて、デジタル的に離散的な量となる。すなわち、第
２Ｂ図に示すように、被演算ｆ；４−′１７（Ｔ’Ｓ
２ へ図）の振幅および８１性に応じてパルス密度は変
化し、正方向の入力のときに比へて、負方向の入力のと
きの方が°゛Ｏ゛°の密度が高くなる。また、振幅が平
のと鮒、すなわちｊｉｉＥ信号のときに、 °゛０”と
ｌ°°のパルス密度は等しくなる。
）の各サンプリング時の瞬時値に比例したパルス密度の
パルス列となる。ただし、フリップフロップ１８がクロ
ックパルスｔｓで動作するので、かかるデジタル出力の
パルス幅は１ａｔｓ （秒）の整数倍の値をとるのみで
あフて、デジタル的に離散的な量となる。すなわち、第
２Ｂ図に示すように、被演算ｆ；４−′１７（Ｔ’Ｓ
２ へ図）の振幅および８１性に応じてパルス密度は変
化し、正方向の入力のときに比へて、負方向の入力のと
きの方が°゛Ｏ゛°の密度が高くなる。また、振幅が平
のと鮒、すなわちｊｉｉＥ信号のときに、 °゛０”と
ｌ°°のパルス密度は等しくなる。
第１のＤハコンバータ１９においてＮ基壁信号をフリッ
プフロップ１８のデジタル信号によって、正または負の
アナログ信号に変換し、そのアナログ出力を加算器１３
および１４を介して、（ｉｊｉ算増算器幅器１１び１２
にそれぞれラインａからの被演Ｌｉｊ （Ｒ−号に対す
る差分として（！通ずる。それにより、その時点の被演
算信号と、その直前のデジタル信号に対応するアナログ
信号の差分が常に積分される。
プフロップ１８のデジタル信号によって、正または負の
アナログ信号に変換し、そのアナログ出力を加算器１３
および１４を介して、（ｉｊｉ算増算器幅器１１び１２
にそれぞれラインａからの被演Ｌｉｊ （Ｒ−号に対す
る差分として（！通ずる。それにより、その時点の被演
算信号と、その直前のデジタル信号に対応するアナログ
信号の差分が常に積分される。
第１のＤハコンバータ１９に供給される基準信号をＶと
すると、加算器１３および１４からそれぞれの演算増幅
器ＩＩおよび１２への差分出力は次のようになる。すな
わち、フリップフロップ１Ｂの出力がわ“ビの場合は（
被演算信号）−Ｖ、”Ｑ”の場合は（被演算信号）＋Ｖ
となる。例えば第２ｃ図に示すように、第１のＤ／八へ
ンバータ１９の基壁（Ｍ 号Ｖ、あるいはＶ、が第１図
のラインｂより入力されると、ΔΣモジュレータ１０の
出力は、第２Ｄ図に示すような１ビツトのデジタル信号
となる。ここで基準信号値がｖｌであるときは、それに
対応するデジタル信号（第２Ｄ図の左半分）は、被演算
信号（第２八図）の値と基準１３号ｖｌとにより、八／
Ｖ＋に比例したパルス密度のパルス信号列となる。同様
に、基準信号値がｖ２であるときは、＾／’ｌｈに比例
したパルス密度のパルス信号列となる。
すると、加算器１３および１４からそれぞれの演算増幅
器ＩＩおよび１２への差分出力は次のようになる。すな
わち、フリップフロップ１Ｂの出力がわ“ビの場合は（
被演算信号）−Ｖ、”Ｑ”の場合は（被演算信号）＋Ｖ
となる。例えば第２ｃ図に示すように、第１のＤ／八へ
ンバータ１９の基壁（Ｍ 号Ｖ、あるいはＶ、が第１図
のラインｂより入力されると、ΔΣモジュレータ１０の
出力は、第２Ｄ図に示すような１ビツトのデジタル信号
となる。ここで基準信号値がｖｌであるときは、それに
対応するデジタル信号（第２Ｄ図の左半分）は、被演算
信号（第２八図）の値と基準１３号ｖｌとにより、八／
Ｖ＋に比例したパルス密度のパルス信号列となる。同様
に、基準信号値がｖ２であるときは、＾／’ｌｈに比例
したパルス密度のパルス信号列となる。
なお、上記の説明は基準信号Ｖが正方向の信号（７ｒＬ
圧または電流）の例であるが、負方向の信号もこれに準
じて考えてよい。
圧または電流）の例であるが、負方向の信号もこれに準
じて考えてよい。
第１のＤ／Ａコンバータ１９に供給される基準信号が所
定の一定値であるときは、ΔΣモジュレータ１０の出力
信号は、被演算信号またはそれに比例したパルス密度の
パルス信号列となることは言うまでもない。
定の一定値であるときは、ΔΣモジュレータ１０の出力
信号は、被演算信号またはそれに比例したパルス密度の
パルス信号列となることは言うまでもない。
ΔΣモジュレータｌＯの出力は、第２のＤ／Ａコンバー
タ２０に入力される。ここで説明をＨ単にするために、
ラインａに入力される被演算信号を第２Ｅ図のようにＶ
、、Ｏ，−Ｖ２のような信号とし、ラインｂに供給され
る基準信号も一定値を有するものとすると、ΔΣモジュ
レータｌＯの出力信号は第２Ｆ図の永うになる。
タ２０に入力される。ここで説明をＨ単にするために、
ラインａに入力される被演算信号を第２Ｅ図のようにＶ
、、Ｏ，−Ｖ２のような信号とし、ラインｂに供給され
る基準信号も一定値を有するものとすると、ΔΣモジュ
レータｌＯの出力信号は第２Ｆ図の永うになる。
第２の０／Ａコンバータ２０の基準信号として、ライン
Ｃから第２Ｇ図に示すようなピーク値Ａの正弦波状の信
号を入力した場合を考えると、第２のＤ／Ａコンバータ
２０の出力は第２Ｆ図に示した信号の“ｌ”または°０
“°に応じて、第２Ｇ図の信号を正または負に変換して
第２１１図に示すような信号どなる。
Ｃから第２Ｇ図に示すようなピーク値Ａの正弦波状の信
号を入力した場合を考えると、第２のＤ／Ａコンバータ
２０の出力は第２Ｆ図に示した信号の“ｌ”または°０
“°に応じて、第２Ｇ図の信号を正または負に変換して
第２１１図に示すような信号どなる。
この第２のＤ／Ａコンバータ２０の作用は第１のＤ／Ａ
コンバータ１９の作用と同一であり、基準信号を一定値
とすれば、第２のＤ／Ａコンバータ２０の出力はΔΣモ
ジュレータＩＯのデジタル出力がそのままアナログに変
換された値となる。
コンバータ１９の作用と同一であり、基準信号を一定値
とすれば、第２のＤ／Ａコンバータ２０の出力はΔΣモ
ジュレータＩＯのデジタル出力がそのままアナログに変
換された値となる。
第２のＤ／Ａコンバータ２０の出力は次にローパスフィ
ルタ３０に入力され、ここで信号の高域成分が除去され
る。ローパスフィルタ３０としては、例えば周知のＣ１
１（コンデンサおよび抵抗）によるパッシブフィルタ、
または、ＣＲと演算増幅器からなるアクティブフィルタ
を一般的に使用することができる。
ルタ３０に入力され、ここで信号の高域成分が除去され
る。ローパスフィルタ３０としては、例えば周知のＣ１
１（コンデンサおよび抵抗）によるパッシブフィルタ、
または、ＣＲと演算増幅器からなるアクティブフィルタ
を一般的に使用することができる。
さらに、このローパスフィルタ３０は、スイッヂトキャ
パシタフィルタで構成することができる。
パシタフィルタで構成することができる。
通常、ローパスフィルタとしてスイッチトキャバシタフ
ィルタを用いると、折り返しノイズが問題となるが、本
発明のアナログ演算回路においては、そのような問題は
生じないという利点がある。
ィルタを用いると、折り返しノイズが問題となるが、本
発明のアナログ演算回路においては、そのような問題は
生じないという利点がある。
すなわち、スイッチトキャバシタフィルタは、そのサン
プリングクロックにより入力信号をサンプルして処理す
るので、（サンプリングクロックの整数倍）±（フィル
タの通常帯域）の周波数イＩＦ域の信号はそのまま通過
帯域に折り返される。そこで、従来のパルス幅変調回路
を用いたアナログ乗算回路では、前述したように、その
出力パルスの幅が任意であることから、その周波数スペ
クトルは全帯域に広がる可能性があり、その全帯域の成
分が折り返されるので、その折り返しを防止するための
折り返し防止フィルタ（八ｎｔｉ−ａｌｉａｓｉｎｇＦ
ｉｌＬｃｒ）をスイッチトキャバシタフィルタの前段に
挿入して、通過ＩｊＦ域より高域側を遮断している。
プリングクロックにより入力信号をサンプルして処理す
るので、（サンプリングクロックの整数倍）±（フィル
タの通常帯域）の周波数イＩＦ域の信号はそのまま通過
帯域に折り返される。そこで、従来のパルス幅変調回路
を用いたアナログ乗算回路では、前述したように、その
出力パルスの幅が任意であることから、その周波数スペ
クトルは全帯域に広がる可能性があり、その全帯域の成
分が折り返されるので、その折り返しを防止するための
折り返し防止フィルタ（八ｎｔｉ−ａｌｉａｓｉｎｇＦ
ｉｌＬｃｒ）をスイッチトキャバシタフィルタの前段に
挿入して、通過ＩｊＦ域より高域側を遮断している。
これに対して、本発明の一実施例では、ΔΣモジュレー
タｌＯのサンプリングクロックの周波数ｆ。
タｌＯのサンプリングクロックの周波数ｆ。
と、ローパスフィルタにおけるスイッヂトキャパシタフ
ィルタのサンプリングクロックの周波数を通過１；！：
域に対し１０倍以上の整数倍として十分に高く定めるの
で、折り返しフィルタを前置する必要がない。
ィルタのサンプリングクロックの周波数を通過１；！：
域に対し１０倍以上の整数倍として十分に高く定めるの
で、折り返しフィルタを前置する必要がない。
さらに、第１のＤ／Δコンバータ１９および′ｆＪ２の
０／八コンバータ２０もスイッチトキャバシタ方式で構
成することができる。
０／八コンバータ２０もスイッチトキャバシタ方式で構
成することができる。
第３図は、第１のＤ／Ａコンバータ１９をスイッチトキ
ャパシタ方式で構成した一例である（第２のＤ／八へン
バータ２０も同様である）。第１のＤ／八へンバータ１
９は第１のスイッチトキャバシタ回路２１、第２のスイ
ッチトギャバシタ回路２２．これら回路の出力側に設け
られた第１のゲート２３および第２のゲート２４かうな
っている。基準電気信号はラインｂから入力され、アナ
ログ出力は出力ライン２５から出力される。
ャパシタ方式で構成した一例である（第２のＤ／八へン
バータ２０も同様である）。第１のＤ／八へンバータ１
９は第１のスイッチトキャバシタ回路２１、第２のスイ
ッチトギャバシタ回路２２．これら回路の出力側に設け
られた第１のゲート２３および第２のゲート２４かうな
っている。基準電気信号はラインｂから入力され、アナ
ログ出力は出力ライン２５から出力される。
第１のスイッチトキャパシタ回路２１は、コンデンサＣ
２とその充放電のための一対のスイッチφ。
２とその充放電のための一対のスイッチφ。
と、他の一対のスイッチφ２から構成されている。この
φ、とφ２は互いにオーバーラツプしないクロックによ
りオンオフされる。
φ、とφ２は互いにオーバーラツプしないクロックによ
りオンオフされる。
第２のスイッチトキャパシタ回路２２は、コンデンサＣ
Ｊとその充放電のために、上述と同様のφ１とφ２のス
イッチ対から構成されている。
Ｊとその充放電のために、上述と同様のφ１とφ２のス
イッチ対から構成されている。
次に、この第１のＤ／Ａコンバータ１９の作用を説明す
る。
る。
φ１がオン、φ２がオフのとき、コンデンサＣ２は放電
され、コンデンサＣ５は充電される。φ２がオン、φ１
がオフのときは、コンデンサＣ２は充電可能状態となり
、コンデンサＣ１は放電可能状態となる。この時点で、
ΔΣモジュレータ１Ｇに含まれるフリップフロップ１８
（第１図）が１ビットデジタル信号を出力するフリップ
フロップで構成されている場合を考えると、その出力Ｑ
またはζにより第１のゲート２３または第２のゲート２
４のいずれか一方が選択されてオンとなる。
され、コンデンサＣ５は充電される。φ２がオン、φ１
がオフのときは、コンデンサＣ２は充電可能状態となり
、コンデンサＣ１は放電可能状態となる。この時点で、
ΔΣモジュレータ１Ｇに含まれるフリップフロップ１８
（第１図）が１ビットデジタル信号を出力するフリップ
フロップで構成されている場合を考えると、その出力Ｑ
またはζにより第１のゲート２３または第２のゲート２
４のいずれか一方が選択されてオンとなる。
Ｑがオンの時は第１のゲート２３がオンとなり、基準信
号の電位がそのままコンデンサＣ２を充′社しつつ出力
ライン２５から負荷回路へ出力される。他方、Ｑがオン
の時は第２のゲート２４がオンとなり、コンデンサＣ３
に充電されていた電荷が、基準信号の電位と逆電位とな
って出力ライン２５から出力される。
号の電位がそのままコンデンサＣ２を充′社しつつ出力
ライン２５から負荷回路へ出力される。他方、Ｑがオン
の時は第２のゲート２４がオンとなり、コンデンサＣ３
に充電されていた電荷が、基準信号の電位と逆電位とな
って出力ライン２５から出力される。
このようにしてＱまたはＱのデジタル信号に応答して、
ラインｂより入力される基準信号は正または負のアナロ
グ信号に変換されて、出力ライン２５から出力される。
ラインｂより入力される基準信号は正または負のアナロ
グ信号に変換されて、出力ライン２５から出力される。
第４Ａ図は、′ｉＳ３図に示したスイッチトキャパシタ
で構成されたＤ／Ａコンバータを用いた、ΔΣモジュレ
ータの一例である。
で構成されたＤ／Ａコンバータを用いた、ΔΣモジュレ
ータの一例である。
ΔΣモジュレータ１００は、被演算信号の第１のサンプ
リング部１０６と、演算増幅器１０２および１０３、各
演算増幅器の帰還用コンデンサＣ４およびＣ８，コンパ
レータ１０４ 、 Ｄ型フリップフロップ＋０５ と
、第１の０／Ａコンバータ１９と、第２のサンプリング
部１０７と、加算回路１０８とから構成されている。な
お、図中のφ３．φ２およびＱ、Ｑは第３図において説
明したものと同一の作用を行うものである。
リング部１０６と、演算増幅器１０２および１０３、各
演算増幅器の帰還用コンデンサＣ４およびＣ８，コンパ
レータ１０４ 、 Ｄ型フリップフロップ＋０５ と
、第１の０／Ａコンバータ１９と、第２のサンプリング
部１０７と、加算回路１０８とから構成されている。な
お、図中のφ３．φ２およびＱ、Ｑは第３図において説
明したものと同一の作用を行うものである。
ラインａから入力される被演算信号は、第１のサンプリ
ング部１０６においてφ１オン時にコンデンサＣ１に充
電されてサンプリングされ、φフォノ時に加算点１０９
を介して演算増幅器１０２へ入り、ここで積分される。
ング部１０６においてφ１オン時にコンデンサＣ１に充
電されてサンプリングされ、φフォノ時に加算点１０９
を介して演算増幅器１０２へ入り、ここで積分される。
演算増幅器１０２の出力は、φ１オン時に第２のサンプ
リング部１０７のコンデンサＣＳに充電されてサンプリ
ングされ、さらにそれがφ２オン時に演算増幅器１０３
へ入り積分される。
リング部１０７のコンデンサＣＳに充電されてサンプリ
ングされ、さらにそれがφ２オン時に演算増幅器１０３
へ入り積分される。
演算増幅器１０３の出力は、φ２オン時に加算回路１０
８のコンデンサＣ２を充電する。加算回路１０Ｂにはφ
２オン時、さらに演算ＪｒｆＩ幅器１０２の出力が入り
、コンデンサＣ６を充電する。これら両川力は加算回路
１０８で加算されてコンパレータ１０４へ入力され、大
地電位と比較されて°１°°または“０”を出力する。
８のコンデンサＣ２を充電する。加算回路１０Ｂにはφ
２オン時、さらに演算ＪｒｆＩ幅器１０２の出力が入り
、コンデンサＣ６を充電する。これら両川力は加算回路
１０８で加算されてコンパレータ１０４へ入力され、大
地電位と比較されて°１°°または“０”を出力する。
コンパレータ１０４の出力はフリップフロップ１０５に
入力され、ラインＳから供給されるサンプリング周波数
（ｆ５）のクロックパルス立−ヒがりでラッチされ、Ｑ
およびすの１ビツトのデジタル信号が出力される。
入力され、ラインＳから供給されるサンプリング周波数
（ｆ５）のクロックパルス立−ヒがりでラッチされ、Ｑ
およびすの１ビツトのデジタル信号が出力される。
７；ｒ、 ４８図は、Ｓ１図におりる第２のＤハコンハ
−タ２０およびローパスフィルタ３０をスイッヂトキャ
パシタを用い、かつ回路として一つにまとめた一例であ
る。スイッチトキャパシタ１１１および１１２を含む第
２のＤ／Ａコンバータ１１０は、第３図に示される第１
のＤ／Ａコンバータ１９と同じ構成である。第２のＤ／
Ａコンバータ１１０の出力は、演算増幅器１１３の反転
入力端に供給され、非反転入力端にはアナログ大地電圧
が印加されている。演算増幅器１１３の出力ラインＯと
反転入力端との間には、コンデンサＣ０およびスイッヂ
トキャパシタ１１４が接続されている。
−タ２０およびローパスフィルタ３０をスイッヂトキャ
パシタを用い、かつ回路として一つにまとめた一例であ
る。スイッチトキャパシタ１１１および１１２を含む第
２のＤ／Ａコンバータ１１０は、第３図に示される第１
のＤ／Ａコンバータ１９と同じ構成である。第２のＤ／
Ａコンバータ１１０の出力は、演算増幅器１１３の反転
入力端に供給され、非反転入力端にはアナログ大地電圧
が印加されている。演算増幅器１１３の出力ラインＯと
反転入力端との間には、コンデンサＣ０およびスイッヂ
トキャパシタ１１４が接続されている。
第２のＤ／Ａコンバータ１１０は、ΔΣモジュレータ１
０の出力ＱおよびＱにしたがって、ラインＣ／１）らの
基準電気信号を、直接または反転して演算増幅５１１３
の反転入力端に出力する。スイッチトキャパシタ１１４
は、φ１とφ２によるＣ１゜の充放電作用によって一種
の帰還抵抗として働き、スイツチトキャパシタＩＩＩま
たは１１２ と共にローパスフィルタとして働く。すな
わち、ΔΣモジュレータｌＯの出力ＱおよびＱに従って
、基準′電気信号を直接または反転すると共に、その出
力から高周波成分を除き、出力ラインＯに出力する。
０の出力ＱおよびＱにしたがって、ラインＣ／１）らの
基準電気信号を、直接または反転して演算増幅５１１３
の反転入力端に出力する。スイッチトキャパシタ１１４
は、φ１とφ２によるＣ１゜の充放電作用によって一種
の帰還抵抗として働き、スイツチトキャパシタＩＩＩま
たは１１２ と共にローパスフィルタとして働く。すな
わち、ΔΣモジュレータｌＯの出力ＱおよびＱに従って
、基準′電気信号を直接または反転すると共に、その出
力から高周波成分を除き、出力ラインＯに出力する。
本発明を適用したアナログ演算回路では、乗算５除算、
伸長および圧縮の各演算およびこれらの組合せ演算を実
行するに際して、第１および第２のＤ／Ａコンバータの
少なくとも一方の基準信号として演算信号（アナログ信
号）を入力することによって各独演算を実行することが
できる。
伸長および圧縮の各演算およびこれらの組合せ演算を実
行するに際して、第１および第２のＤ／Ａコンバータの
少なくとも一方の基準信号として演算信号（アナログ信
号）を入力することによって各独演算を実行することが
できる。
例えば
１）乗算；ラインａに被Ｗ４算信号Ａ、ラインＣに演算
信号Ｅを入力し、ラインｂに一定の基準電圧を印加する
ことにより、ライン０からＡｘＥの出力を得ることがで
きる。
信号Ｅを入力し、ラインｂに一定の基準電圧を印加する
ことにより、ライン０からＡｘＥの出力を得ることがで
きる。
２）除算；ラインａに被演算信号Ａ、ラインｂに演算信
号Ｖを入力し、ラインＣに一定の基準電圧を印加するこ
とにより、ラインＯからＡ／Ｖの出力を得ることができ
る。
号Ｖを入力し、ラインＣに一定の基準電圧を印加するこ
とにより、ラインＯからＡ／Ｖの出力を得ることができ
る。
３）伸長演算；ラインａに被演算信号Ａを入力し、被：
ｉｊｉ算信号八をへ流／平均化回路（後述）Ｃより処理
した信号をラインＣに演算４３号として入力し、ライン
ｂに一定の基準電圧を印加することにより、ラインＱか
らＡの伸長信号をｆＪ７ることができる。
ｉｊｉ算信号八をへ流／平均化回路（後述）Ｃより処理
した信号をラインＣに演算４３号として入力し、ライン
ｂに一定の基準電圧を印加することにより、ラインＱか
らＡの伸長信号をｆＪ７ることができる。
４）圧縮演算；ラインａに被演算信号Ａを入力し、ライ
ン０の出力信号を整流／平均化回路（後述）により処理
した信号をラインｂに演算信号として入力し、ラインＣ
に一定の基準電圧な印加することにより、ライン０から
Ａの圧縮信号を得ることができる。
ン０の出力信号を整流／平均化回路（後述）により処理
した信号をラインｂに演算信号として入力し、ラインＣ
に一定の基準電圧な印加することにより、ライン０から
Ａの圧縮信号を得ることができる。
５）乗除算；ラインａに被演算信号、ラインｂに演算ｆ
Ｘ号■、ラインＣに演算信号Ｅを入力することにより、
ライン０から（ＡＸＥ）／Ｖの出力を得ることができる
。
Ｘ号■、ラインＣに演算信号Ｅを入力することにより、
ライン０から（ＡＸＥ）／Ｖの出力を得ることができる
。
６） 八ＧＣ（八ｕｊｏｍａｔｉｃ Ｇａ１ｎ Ｃ
ｏｎｔｒｏｌ） ；ラインａに被演算信号Ａを入力し
、被れｊｉ算信号八へ整流／平均化回路（後述）により
処理した信号をラインｂに演算信号として入力し、ライ
ンＣに一定の基準電圧を印加することにより、ライン０
からは、被演算信号への平均レベルが変化しても、出力
として一定のアナログ信号を得ることかできる。
ｏｎｔｒｏｌ） ；ラインａに被演算信号Ａを入力し
、被れｊｉ算信号八へ整流／平均化回路（後述）により
処理した信号をラインｂに演算信号として入力し、ライ
ンＣに一定の基準電圧を印加することにより、ライン０
からは、被演算信号への平均レベルが変化しても、出力
として一定のアナログ信号を得ることかできる。
７）その他の組合せ；例えばラインａに被演算信号を入
力し、ラインｂに４）の場合と同じ信号を入力し、ライ
ンＣに演算信号Ｅを入力することにより、ラインＯから
（ＡＸＥ）の圧Ｈａ （３号が得られる。またラインａ
に被演３＠信号Ａ、ラインｂに７可算イε号■を入力し
、ラインＣに３）の場合と同じ信号を入力することによ
り、ラインＯから（Ａの伸長信号）／Ｖの出力を得るこ
とができる。
力し、ラインｂに４）の場合と同じ信号を入力し、ライ
ンＣに演算信号Ｅを入力することにより、ラインＯから
（ＡＸＥ）の圧Ｈａ （３号が得られる。またラインａ
に被演３＠信号Ａ、ラインｂに７可算イε号■を入力し
、ラインＣに３）の場合と同じ信号を入力することによ
り、ラインＯから（Ａの伸長信号）／Ｖの出力を得るこ
とができる。
本発明に従ったアナログ演算回路は、このように種々の
？ｍ ２８を行うことができるが、もし２ ｆ！Ｉ！以
上の演算信号を第１または第２のＤ／八へンバータの基
準電圧として供給するときは、別に加算器を設けて、そ
れらを予め加算ずれはよい。またラインａに入力する被
演算信号が複数信号のとぎも、同様に加算器で加算し°
Ｃから入力ずれはよい。
？ｍ ２８を行うことができるが、もし２ ｆ！Ｉ！以
上の演算信号を第１または第２のＤ／八へンバータの基
準電圧として供給するときは、別に加算器を設けて、そ
れらを予め加算ずれはよい。またラインａに入力する被
演算信号が複数信号のとぎも、同様に加算器で加算し°
Ｃから入力ずれはよい。
ここで、ラインａ −Ｃに入力される各信号は、回路構
成によって電圧信号または電流化分のいずれをも入力す
ることがで計る。
成によって電圧信号または電流化分のいずれをも入力す
ることがで計る。
次に、第１図に示したアナログ演算回路を用いて、種々
の演算を行わせる場合の具体例を示す。
の演算を行わせる場合の具体例を示す。
乗算回路
第５図は、乗算回路の基本構成を示すブロック図である
。第１のＤ／八へンバータ１９の基準１５号は回路内部
において一定値で供給しく図示せず）、第２のＤ／八へ
ンバータ２０の基準１３号として、ラインＣへ第２Ｇ図
のような正弦波Ｇの演算信号を入力する。
。第１のＤ／八へンバータ１９の基準１５号は回路内部
において一定値で供給しく図示せず）、第２のＤ／八へ
ンバータ２０の基準１３号として、ラインＣへ第２Ｇ図
のような正弦波Ｇの演算信号を入力する。
ラインａへ被演算信号として第２Ｅ図のようなアナログ
信号を入力すると、ラーメンＳより供給されるクロツタ
パルスｆｓにより、第２Ｈ図のようなＧとＥが掛は合わ
されたパルス密度のパルス信号列がローパスフィルタ３
０へ入力され、ローパスフィルタ３０で高周波成分が除
去され、ライン０から第２■図のような乗算出力が得ら
れる。
信号を入力すると、ラーメンＳより供給されるクロツタ
パルスｆｓにより、第２Ｈ図のようなＧとＥが掛は合わ
されたパルス密度のパルス信号列がローパスフィルタ３
０へ入力され、ローパスフィルタ３０で高周波成分が除
去され、ライン０から第２■図のような乗算出力が得ら
れる。
除算回路
第６図は、除算回路の基本構成を示すブロック図である
。第２の０／Ａコンバータ２０の基準信号は回路内部に
おいて一定値で供給しく図示せず）、第１のＤ／Δコン
バータ１９の基準信号として、ラインｂへ第２Ｃ図のよ
うなＶ、およびＶ２の電流の演算４８号を入力する。
。第２の０／Ａコンバータ２０の基準信号は回路内部に
おいて一定値で供給しく図示せず）、第１のＤ／Δコン
バータ１９の基準信号として、ラインｂへ第２Ｃ図のよ
うなＶ、およびＶ２の電流の演算４８号を入力する。
ラインａの被演算信号とし−〔、第２八図のような振幅
Ａの正弦波を入力すると、ラインＳより供給されるクロ
ックパルスｆｓにより、第２Ｄ図のような（＾）／Ｖ、
または（八）／Ｖ２に比例したパルス密度のパルス信号
列がローパスフィルタ３０へ入力され、ローパスフィル
タ３０で高周波成分が除去され、ライン０から第２Ｊ図
のような除算出力が得られる。
Ａの正弦波を入力すると、ラインＳより供給されるクロ
ックパルスｆｓにより、第２Ｄ図のような（＾）／Ｖ、
または（八）／Ｖ２に比例したパルス密度のパルス信号
列がローパスフィルタ３０へ入力され、ローパスフィル
タ３０で高周波成分が除去され、ライン０から第２Ｊ図
のような除算出力が得られる。
伸長回路
第７図は、伸長回路の基本構成を示すブロック図である
。ラインａより入力される被演算信号は、更に整流／平
均化回路４０によりＩＡ埋されて、ラインＣより第２の
Ｄ／八へンバータ２０の基準電気信号として入力される
。一方、第１のｐ／Ａコンバータ１９の基準信号は、回
路内部において一定値で供給される。第２のＤ／Ａコバ
ータ２０において、この基準電気信号はフリップフロッ
プ１８からのデジタル信号により正負のパルス密度のパ
ルス信号列に変換され、更にローパスフィルタ３０の出
力としてライン０から被演算信号の伸長演算された（ｇ
号が得られる。
。ラインａより入力される被演算信号は、更に整流／平
均化回路４０によりＩＡ埋されて、ラインＣより第２の
Ｄ／八へンバータ２０の基準電気信号として入力される
。一方、第１のｐ／Ａコンバータ１９の基準信号は、回
路内部において一定値で供給される。第２のＤ／Ａコバ
ータ２０において、この基準電気信号はフリップフロッ
プ１８からのデジタル信号により正負のパルス密度のパ
ルス信号列に変換され、更にローパスフィルタ３０の出
力としてライン０から被演算信号の伸長演算された（ｇ
号が得られる。
第９図は、整流／平均化回路の基本構成を示すブロック
図である。整流／平均化回路は、整流回路２０１とその
出力側に接続された平均化回路２０２から構成されてい
る。整流回路２０１は、例えばダイオード等を用いた全
波または半波整流回路を使用することができる。平均化
回路２０２は一種のローパスフィルタ回路で、例えば第
９図のようにコンデンサＣ，５と抵抗からなる帰還部を
持つ演算増幅器２０５によって構成することができる。
図である。整流／平均化回路は、整流回路２０１とその
出力側に接続された平均化回路２０２から構成されてい
る。整流回路２０１は、例えばダイオード等を用いた全
波または半波整流回路を使用することができる。平均化
回路２０２は一種のローパスフィルタ回路で、例えば第
９図のようにコンデンサＣ，５と抵抗からなる帰還部を
持つ演算増幅器２０５によって構成することができる。
第１０図は、第９図に示した整流／平均化回路をスイッ
ヂト・キャパシタを用いて構成した例である。図示した
回路構成は、第４Ｂ図において、スイッヂト・キャパシ
タのゲート信号であるΔΣモジュレータｌＯの出力Ｑお
よびＱの代りに、コンパレータ２０３ とインバータ２
０４の出力とをゲート信号としたものである。すなわち
整流／平均化回路は、入力ラインｄからの入力信号をコ
ンパレータ２０３で識別し、正であれば、スイッチト・
キャパシタ２０７を介して、演算増幅器２０５側に出力
し、スイッヂト・キャパシタ２０８およびコンデンサＣ
Ｉ７により低周波成分のみを出力する。
ヂト・キャパシタを用いて構成した例である。図示した
回路構成は、第４Ｂ図において、スイッヂト・キャパシ
タのゲート信号であるΔΣモジュレータｌＯの出力Ｑお
よびＱの代りに、コンパレータ２０３ とインバータ２
０４の出力とをゲート信号としたものである。すなわち
整流／平均化回路は、入力ラインｄからの入力信号をコ
ンパレータ２０３で識別し、正であれば、スイッチト・
キャパシタ２０７を介して、演算増幅器２０５側に出力
し、スイッヂト・キャパシタ２０８およびコンデンサＣ
Ｉ７により低周波成分のみを出力する。
他方、入力ラインｄからの信号が負であれば、コンパレ
ータ２０３の出力をインバータ２０４で反転させ、スイ
ッチト・キャパシタ２０６の出力ゲートをオンさせる。
ータ２０３の出力をインバータ２０４で反転させ、スイ
ッチト・キャパシタ２０６の出力ゲートをオンさせる。
そして、スイッチト・キャパシタ２０６および２０８．
コンデンサＣＩ？および演算増幅器２０５により入力ラ
インｄからの信号は反転され、低周波成分のみが出力さ
れる。
コンデンサＣＩ？および演算増幅器２０５により入力ラ
インｄからの信号は反転され、低周波成分のみが出力さ
れる。
以上のように整流／平均化回路は、入力ラインｄからの
信号が正であれば正のまま、負であれば反転して正にす
ることにより整流動作を行ない、低周波成分を出力する
ことにより、平均化を行う。なお、ローパスフィルタの
特性としては、第４１１図の場合よりも低いカットオフ
周波数が望ましい。
信号が正であれば正のまま、負であれば反転して正にす
ることにより整流動作を行ない、低周波成分を出力する
ことにより、平均化を行う。なお、ローパスフィルタの
特性としては、第４１１図の場合よりも低いカットオフ
周波数が望ましい。
再び第７図に戻り、これを説明する。
第７図において、ラインａに被演算信号として、例えば
第１１八図に示すような最大振幅Ｘのアナログ信号を入
力すると、ΔΣモジューレータ１０の出力は第１１［１
図に示すようにアナログ信号（第１１八図）に比例した
パルス密度のパルス信号が得られる。
第１１八図に示すような最大振幅Ｘのアナログ信号を入
力すると、ΔΣモジューレータ１０の出力は第１１［１
図に示すようにアナログ信号（第１１八図）に比例した
パルス密度のパルス信号が得られる。
一方、同じ最大振幅Ｘのアナログ信号（第１１八図）は
、整流／平均化回路４０にも加えられ、振幅αで表わさ
れるアナログ信号出力が得られる（図示せず）。
、整流／平均化回路４０にも加えられ、振幅αで表わさ
れるアナログ信号出力が得られる（図示せず）。
第２のＤ／Ａコンバータ２０の出力は第１１ｃ図に示す
ように、パルス密度が最大振幅Ｘを有するアナログ信号
の振幅に比例し、振幅が整流／平均化回路４０で整流／
平均化された振幅αで表わされるパルス状の波形となる
。
ように、パルス密度が最大振幅Ｘを有するアナログ信号
の振幅に比例し、振幅が整流／平均化回路４０で整流／
平均化された振幅αで表わされるパルス状の波形となる
。
この出力をローパスフィルタ３０を通過させることによ
り、元のアナログ信号と同じ波形で、振幅がＸで表わさ
れる第１１０図に示すような出力信号が得られる。
り、元のアナログ信号と同じ波形で、振幅がＸで表わさ
れる第１１０図に示すような出力信号が得られる。
次に、入力ラインａに最大振幅Ｙのアナログ信号を入力
すると（第１１八図参照）、整流／平均化回路４０の出
力はβとなり、上記のＸ、Ｙ、 α、βにおいては Ｙ／Ｘ−β／α の関係が成立する。
すると（第１１八図参照）、整流／平均化回路４０の出
力はβとなり、上記のＸ、Ｙ、 α、βにおいては Ｙ／Ｘ−β／α の関係が成立する。
ざらにΔΣモジュレータｌＯの出力のパルス密度も変化
し、Ｙ／Ｘ倍となる。なお、第１１［１図ではパルス密
度を変えて表わしてないが、実際には変化している。
し、Ｙ／Ｘ倍となる。なお、第１１［１図ではパルス密
度を変えて表わしてないが、実際には変化している。
従って、ローパスフィルタ３０を通過させて得られる最
大振幅Ｙのアナログ信号の振幅は、最大振幅Ｘのアナロ
グ信号の場合に比べて、入力信号の信号がβ／α（ＩＪ
＋パルス密度がＹ／Ｘ倍されているので、 ｙ／ｘ−（β／ Ｃｔ ） −（Ｙ／Ｘ） −（Ｙ／Ｘ
） −（Ｙ／Ｘ）・（Ｙ／Ｘ） ’ となり、最初の最大振幅Ｘのアナログ信号との振幅比の
２乗の振幅比を有することになる。
大振幅Ｙのアナログ信号の振幅は、最大振幅Ｘのアナロ
グ信号の場合に比べて、入力信号の信号がβ／α（ＩＪ
＋パルス密度がＹ／Ｘ倍されているので、 ｙ／ｘ−（β／ Ｃｔ ） −（Ｙ／Ｘ） −（Ｙ／Ｘ
） −（Ｙ／Ｘ）・（Ｙ／Ｘ） ’ となり、最初の最大振幅Ｘのアナログ信号との振幅比の
２乗の振幅比を有することになる。
以上は、ＸおよびＹを一定の振幅、従ってαβも一定と
して説明しＣきたが、ＸおよびＹをそれぞれ任意の振幅
を有するアナログ信号とすれば、αおよびβもそれに対
応する振幅とパルス密度を有するので、上式の関係は維
持され、入力信号のダイナミックレンジを拡大させ伸長
回路の機能が果たされる。
して説明しＣきたが、ＸおよびＹをそれぞれ任意の振幅
を有するアナログ信号とすれば、αおよびβもそれに対
応する振幅とパルス密度を有するので、上式の関係は維
持され、入力信号のダイナミックレンジを拡大させ伸長
回路の機能が果たされる。
圧縮回路
第８図は、゛圧縮回路の基本構成を示すブロック図であ
る。被ｆＩ算信号はラインａから入力される。一方、ラ
イン０へ出力されるアナログ出力信号は、更に整流／平
均化回路５０により処理され、ラインｂより第１のＤ／
Δコンバータ１９の基準信号として入力される。第２の
Ｄ／八へンバータ２０の基準信号は回路内において、一
定値で供給される。
る。被ｆＩ算信号はラインａから入力される。一方、ラ
イン０へ出力されるアナログ出力信号は、更に整流／平
均化回路５０により処理され、ラインｂより第１のＤ／
Δコンバータ１９の基準信号として入力される。第２の
Ｄ／八へンバータ２０の基準信号は回路内において、一
定値で供給される。
整流／平均化回路５０は、伸長回路で用いたものと同様
のものを用いることができる。
のものを用いることができる。
第８図において、入力ラインａに例えば第２Δ図に示す
最大振幅Ａのアナログ信号を入力し、第１のＤハコンバ
ータ１９の基準電気信号として振幅Ｂ（後述）を有する
信号を入力すると、ΔΣそシュレータ１０は第２Ｄ図に
示すように八／Ｂに比例したパルス密度のパルス信号を
出力する。このパルス信号を第２の０ハコンバータ２０
およびローパスフィルタ３０を通過させることにより、
出力ライン。から、第２に図に示す最大振幅ａのような
信号が出力される。
最大振幅Ａのアナログ信号を入力し、第１のＤハコンバ
ータ１９の基準電気信号として振幅Ｂ（後述）を有する
信号を入力すると、ΔΣそシュレータ１０は第２Ｄ図に
示すように八／Ｂに比例したパルス密度のパルス信号を
出力する。このパルス信号を第２の０ハコンバータ２０
およびローパスフィルタ３０を通過させることにより、
出力ライン。から、第２に図に示す最大振幅ａのような
信号が出力される。
ここで、第２バ図に示す信号を整流／平均化回路５０を
通すことにより、振幅Ｂの基準信号が得られる。
通すことにより、振幅Ｂの基準信号が得られる。
上述した振幅ａは八／Ｂに比例しており、Ｂはａに比例
しているので、結局 となり ａ＝Ｊ’ｉｒフて・ＪＴ と表わされ、ライン０からの出力アナログ信号は、入力
ラインａから入力される被演算信号の平方根に比例した
ものとなり、被演算信号のダイナミックレンジ（対数）
を半分に圧縮することがで診る。
しているので、結局 となり ａ＝Ｊ’ｉｒフて・ＪＴ と表わされ、ライン０からの出力アナログ信号は、入力
ラインａから入力される被演算信号の平方根に比例した
ものとなり、被演算信号のダイナミックレンジ（対数）
を半分に圧縮することがで診る。
なお、被演算１３号が男に近づくとライン０からの出力
信号も零に近づくため、第１のＤ／八へンバータに入力
される基準信号も零に近づいてしまい、動作が不安定に
なる場合がある。
信号も零に近づくため、第１のＤ／八へンバータに入力
される基準信号も零に近づいてしまい、動作が不安定に
なる場合がある。
この場合には、整流／平均化回路５０とは別に最小出力
設定回路３００（第１２図参照）を設け、整流／平均化
回路５０の出力が最小出力設定回路３００の出力以下に
なったとき、第１のＤ／Ａコンバータ１９に入力される
整流／平均化回路５０の出力から最小出力設定回路３０
０の出力へ切換えるようにすれば、上述した不安定動作
を回避することかできる。
設定回路３００（第１２図参照）を設け、整流／平均化
回路５０の出力が最小出力設定回路３００の出力以下に
なったとき、第１のＤ／Ａコンバータ１９に入力される
整流／平均化回路５０の出力から最小出力設定回路３０
０の出力へ切換えるようにすれば、上述した不安定動作
を回避することかできる。
第１２図示したに最小出力設定回路３００について、以
下にさらに詳しく説明する。
下にさらに詳しく説明する。
△Σモジュレータ１０．第２のＤ／Δコンバータ２０、
ローパスフィルタ３０および整流／平均化回路５０は上
述したとおりである。最小出力設定回路３００は、整流
／平均化回路５０の出力が小さくなり、演算回路が不安
定になり始める電圧を設定する。ここでは、例えばｌ
ＯｍＶに設定したとすると、コンパレータ３０１は整流
／平均化回路５０の出力電圧と最小出力設定回路３００
の出力電圧とを比較する。そして、整流／平均化回路５
０の出力電圧が１０ｍＶ以下になると、コンパレータ３
０１からの信号により、スイッチ３０２が切換えられ、
第１のＯハコンバータ１９（第８図参照）の入力ライン
ｂに入力される信号は、整流／平均化回路５０の出力か
ら最小出力設定回路３００の出力に切換えられる。入力
ラインｂに最小出力設定回路３００の出力が入力されて
いる間、アナログ演算回路の出力は、被演算イス号に比
例した信号となり、アナログ演算回路は安定する。
ローパスフィルタ３０および整流／平均化回路５０は上
述したとおりである。最小出力設定回路３００は、整流
／平均化回路５０の出力が小さくなり、演算回路が不安
定になり始める電圧を設定する。ここでは、例えばｌ
ＯｍＶに設定したとすると、コンパレータ３０１は整流
／平均化回路５０の出力電圧と最小出力設定回路３００
の出力電圧とを比較する。そして、整流／平均化回路５
０の出力電圧が１０ｍＶ以下になると、コンパレータ３
０１からの信号により、スイッチ３０２が切換えられ、
第１のＯハコンバータ１９（第８図参照）の入力ライン
ｂに入力される信号は、整流／平均化回路５０の出力か
ら最小出力設定回路３００の出力に切換えられる。入力
ラインｂに最小出力設定回路３００の出力が入力されて
いる間、アナログ演算回路の出力は、被演算イス号に比
例した信号となり、アナログ演算回路は安定する。
最小出力設定回路３００の出力電圧は、低いほど圧縮領
域が広がり、比例領域が狭くなるが、不安定になりやす
くなる。また、出力電圧が高いほど、安定になりやすい
が、圧縮領域が狭くなることになる。
域が広がり、比例領域が狭くなるが、不安定になりやす
くなる。また、出力電圧が高いほど、安定になりやすい
が、圧縮領域が狭くなることになる。
［発明の効果］
これまで述べてぎたように、本発明では、ΔΣモジュレ
ータと０ハコンバータとローパスフィルタとを用い、第
１および第２のＤ／Ａコンバータの基準信号として、い
ずれか一方または両方に演算信号を加えることによって
、乗算、除算、伸長。
ータと０ハコンバータとローパスフィルタとを用い、第
１および第２のＤ／Ａコンバータの基準信号として、い
ずれか一方または両方に演算信号を加えることによって
、乗算、除算、伸長。
圧縮またはその組合せの演算を行うことがでとる。
さらに本発明によれば、回路構成が簡単で、ＭＯＳ−Ｌ
ＳＩ化して小型化することのできるアナログ演算回路を
提供できる。しかも、種々の演算回路は共通な回路を使
用できるため、ライブラリ化して、設計時間の短縮や、
他の回路との組合せでのシステム化が可能となる。
ＳＩ化して小型化することのできるアナログ演算回路を
提供できる。しかも、種々の演算回路は共通な回路を使
用できるため、ライブラリ化して、設計時間の短縮や、
他の回路との組合せでのシステム化が可能となる。
第１図は本発明のアナログ演算回路の基本構成を示すブ
ロック図である。 第２八図〜第２に図は本発明のアナログ演算回路の各部
の信号波形を示す図である。 第３図は木発明のアナログ演佐回路における第１または
第２のＤハコンバータの一例を示すブロック図である。 第４八図は本発明のアナログ演算回路におけるΔΣモジ
ュレータの一例を示すブロック図である。 ′ｆＪ４Ｂ図は本発明のアナログ演算回路にＪ’５ Ｃ
″Ｊる第２のＤハコンバータとローパスフィルタを一体
的な回路で構成した一例のブロック図である。 第５図は本発明のアナログ演算回路を乗算回路として使
用した一例を示すブロック図である。 第６図は本発明のアナログ演算回路を除算回路として使
用した一例を示すブロック図である。 第７図は本発明のアナログ演算回路を伸長回路として使
用した一例を示すブロック図である。 第８図は木発明のアナログ演算回路を圧縮回路とし゛〔
使用した一例を示すブロック図である。 ７４Ｎ ９図は木発明のアナログ演算回路に使用する整
流／平均化回路の一例を示す概念的ブロック図である。 第１Ｏ図は第９図に示したブロック図をより具体化した
一例を示すブロック図である。 第１１八図〜第１１０図は第７図における各部の信号波
形を示す図である。 第１２図は第８図に示した圧縮回路に最小出力設定部を
設けた一例を示すブロック図である。 ｌＯ・・・△Σモジュレータ、 １９．２０・・・０／八コンバータ、 ３０・・・ローパスフィルタ。 −−−Ｊ ＦＩＧ、４Ｂ
ロック図である。 第２八図〜第２に図は本発明のアナログ演算回路の各部
の信号波形を示す図である。 第３図は木発明のアナログ演佐回路における第１または
第２のＤハコンバータの一例を示すブロック図である。 第４八図は本発明のアナログ演算回路におけるΔΣモジ
ュレータの一例を示すブロック図である。 ′ｆＪ４Ｂ図は本発明のアナログ演算回路にＪ’５ Ｃ
″Ｊる第２のＤハコンバータとローパスフィルタを一体
的な回路で構成した一例のブロック図である。 第５図は本発明のアナログ演算回路を乗算回路として使
用した一例を示すブロック図である。 第６図は本発明のアナログ演算回路を除算回路として使
用した一例を示すブロック図である。 第７図は本発明のアナログ演算回路を伸長回路として使
用した一例を示すブロック図である。 第８図は木発明のアナログ演算回路を圧縮回路とし゛〔
使用した一例を示すブロック図である。 ７４Ｎ ９図は木発明のアナログ演算回路に使用する整
流／平均化回路の一例を示す概念的ブロック図である。 第１Ｏ図は第９図に示したブロック図をより具体化した
一例を示すブロック図である。 第１１八図〜第１１０図は第７図における各部の信号波
形を示す図である。 第１２図は第８図に示した圧縮回路に最小出力設定部を
設けた一例を示すブロック図である。 ｌＯ・・・△Σモジュレータ、 １９．２０・・・０／八コンバータ、 ３０・・・ローパスフィルタ。 −−−Ｊ ＦＩＧ、４Ｂ
Claims (1)
- 【特許請求の範囲】 １）被演算信号と演算信号を入力し、演算結果を出力す
るアナログ演算回路において、 前記被演算信号を所定のサンプリング周波数によりサン
プルしてデジタル信号を出力するＡ／Ｄ変換手段と、前
記デジタル信号を入力し第１の基準信号に応答して正負
の第１アナログ信号を出力し、該アナログ信号を前記Ａ
／Ｄ変換手段の差分入力として帰還する第１のＤ／Ａ変
換手段とを有するΔΣ変調手段と、 前記デジタル信号を入力し、第２の基準信号に応答して
正負の第２アナログ信号を出力する第２のＤ／Ａ変換手
段と、 前記第２アナログ信号を入力し、演算結果であるアナロ
グ信号を出力するローパスフィルタとを備え、前記第１
の基準信号および前記第２の基準信号のうち少なくとも
一方を前記演算信号としたことを特徴とするアナログ演
算回路。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-140492 | 1988-06-09 | ||
| JP14049288 | 1988-06-09 | ||
| JP19068388 | 1988-08-01 | ||
| JP63-190683 | 1988-08-01 | ||
| JP19338488 | 1988-08-04 | ||
| JP63-193385 | 1988-08-04 | ||
| JP19338588 | 1988-08-04 | ||
| JP63-193384 | 1988-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02138609A true JPH02138609A (ja) | 1990-05-28 |
| JPH0542032B2 JPH0542032B2 (ja) | 1993-06-25 |
Family
ID=27472303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145233A Granted JPH02138609A (ja) | 1988-06-09 | 1989-06-09 | アナログ演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5150324A (ja) |
| EP (1) | EP0381764B1 (ja) |
| JP (1) | JPH02138609A (ja) |
| WO (1) | WO1989012280A1 (ja) |
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| US8779957B2 (en) | 2012-08-02 | 2014-07-15 | Qualcomm Incorporated | Low distortion feed-forward delta-sigma modulator |
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| US12551155B1 (en) | 2018-12-11 | 2026-02-17 | Arrowhead Center, Inc. | Electrocardiogram sensing and processing |
| CN113094022B (zh) * | 2021-06-09 | 2021-08-20 | 广东希荻微电子股份有限公司 | 一种模拟乘法器 |
| US12431913B1 (en) | 2022-06-22 | 2025-09-30 | Arrowhead Center, Inc. | Dynamic predictive sampling and processing |
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- 1989-06-09 JP JP1145233A patent/JPH02138609A/ja active Granted
- 1989-06-09 WO PCT/JP1989/000588 patent/WO1989012280A1/ja not_active Ceased
- 1989-06-09 US US07/460,077 patent/US5150324A/en not_active Expired - Lifetime
- 1989-06-09 EP EP89907266A patent/EP0381764B1/en not_active Expired - Lifetime
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