JPH0474865B2 - - Google Patents
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- Publication number
- JPH0474865B2 JPH0474865B2 JP61054424A JP5442486A JPH0474865B2 JP H0474865 B2 JPH0474865 B2 JP H0474865B2 JP 61054424 A JP61054424 A JP 61054424A JP 5442486 A JP5442486 A JP 5442486A JP H0474865 B2 JPH0474865 B2 JP H0474865B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- etching
- photoresist
- sides
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/064—Photoresists
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子などの電子部品素子の電
極と外部基板との電気的接続を得るために使用す
る基板への電気的接続用突起の製造方法に関す
る。
極と外部基板との電気的接続を得るために使用す
る基板への電気的接続用突起の製造方法に関す
る。
従来、たとえばテープキヤリア基板のインナー
リードへの電気的接続用突起の製造方法として
は、特開昭59−17981の様に、第２図に示す如く、 (a) 導体層２の表面に保護レジスト７１を塗布す
る工程と (b) 導体層２の裏面にフオトレジスト３塗布、露
光、現像、ハーフエツチングからなる突起６を
形成する工程と、 (c) 導体層２の表・裏面の保護レジスト７１とフ
オトレジスト３を剥離する工程と (d) 導体層２の表面にフオトレジスト３１塗布、
露光、現像からなるパターニングする工程と (e) 導体層２の裏面に保護レジスト７２を塗布す
る工程と (f) 導体層２の表面をエツチングしてインナーリ
ード８を含む回路パターンを形成する工程と (g) 導体層２の表・裏面のフオトレジスト３１と
保護レジスト７２を剥離する工程により、イン
ナーリード８の裏面に突起６を製造していた。
リードへの電気的接続用突起の製造方法として
は、特開昭59−17981の様に、第２図に示す如く、 (a) 導体層２の表面に保護レジスト７１を塗布す
る工程と (b) 導体層２の裏面にフオトレジスト３塗布、露
光、現像、ハーフエツチングからなる突起６を
形成する工程と、 (c) 導体層２の表・裏面の保護レジスト７１とフ
オトレジスト３を剥離する工程と (d) 導体層２の表面にフオトレジスト３１塗布、
露光、現像からなるパターニングする工程と (e) 導体層２の裏面に保護レジスト７２を塗布す
る工程と (f) 導体層２の表面をエツチングしてインナーリ
ード８を含む回路パターンを形成する工程と (g) 導体層２の表・裏面のフオトレジスト３１と
保護レジスト７２を剥離する工程により、イン
ナーリード８の裏面に突起６を製造していた。
しかし、前述の従来技術では、導体層２の表・
裏面の露光を別々に行なうため、露光の際の基板
の位置決め誤差により、インナーリード８の所定
の位置に突起６を形成することが容易でない。殊
にテープキヤリア基板のように露光を自動的に連
続して行なう場合には初期的に表裏パターンの位
置合せをすることはできても、それ以降の一つ一
つの基板について位置合せをすることは不可能で
あり、露光機の基板位置決め精度や、基準穴とな
るスプロケツトホール５の変形等によつては、突
起の欠落や半導体素子電極との位置ずれによる接
合不良の原因となる。更に従来技術では、導体層
２をハーフエツチングし、強度的に弱くなつた状
態でフオトレジスト塗布、露光、現像等の工程を
通すため導体層が変形しやすく、その結果フオト
レジストのクラツクによる断線等で良好なパター
ン形成が安定してできないという問題がある。
裏面の露光を別々に行なうため、露光の際の基板
の位置決め誤差により、インナーリード８の所定
の位置に突起６を形成することが容易でない。殊
にテープキヤリア基板のように露光を自動的に連
続して行なう場合には初期的に表裏パターンの位
置合せをすることはできても、それ以降の一つ一
つの基板について位置合せをすることは不可能で
あり、露光機の基板位置決め精度や、基準穴とな
るスプロケツトホール５の変形等によつては、突
起の欠落や半導体素子電極との位置ずれによる接
合不良の原因となる。更に従来技術では、導体層
２をハーフエツチングし、強度的に弱くなつた状
態でフオトレジスト塗布、露光、現像等の工程を
通すため導体層が変形しやすく、その結果フオト
レジストのクラツクによる断線等で良好なパター
ン形成が安定してできないという問題がある。
そこで本発明はこのような問題点を解決するも
ので、その目的はリードと突起との位置ずれをな
くし、また工程を短縮することによつて導体層へ
のダメージを軽減し、良好なパターン形成を安定
的に可能とする基板導体層への突起製造方法を提
供することにある。
ので、その目的はリードと突起との位置ずれをな
くし、また工程を短縮することによつて導体層へ
のダメージを軽減し、良好なパターン形成を安定
的に可能とする基板導体層への突起製造方法を提
供することにある。
本発明の基板導体層への突起製造方法は、電子
部品の入る開孔部が形成された樹脂材からなる絶
縁層と前記開孔部を覆うように前記絶縁層上に被
着された金属箔からなる導体層とより構成される
基板導体層を有し、 前記導体層の両面にフオトレジストを塗布する
第１の工程と、前記導体層の両面のフオトレジス
トを同時露光、現像してパターニングする第２の
工程と、前記導体層を両面からエツチングして前
記導体層の一部を残すようにハーフエツチングす
る第３の工程と、ハーフエツチングされた前記導
体層の裏面に保護レジストを塗布する第４の工程
と、ハーフエツチングされた前記導体層を表面か
らエツチングする第５の工程と、前記フオトレジ
ストと前記保護レジストを剥離する第６の工程と
を有し、 前記開孔部に位置する前記導体層に突起が形成
されることを特徴とする。
部品の入る開孔部が形成された樹脂材からなる絶
縁層と前記開孔部を覆うように前記絶縁層上に被
着された金属箔からなる導体層とより構成される
基板導体層を有し、 前記導体層の両面にフオトレジストを塗布する
第１の工程と、前記導体層の両面のフオトレジス
トを同時露光、現像してパターニングする第２の
工程と、前記導体層を両面からエツチングして前
記導体層の一部を残すようにハーフエツチングす
る第３の工程と、ハーフエツチングされた前記導
体層の裏面に保護レジストを塗布する第４の工程
と、ハーフエツチングされた前記導体層を表面か
らエツチングする第５の工程と、前記フオトレジ
ストと前記保護レジストを剥離する第６の工程と
を有し、 前記開孔部に位置する前記導体層に突起が形成
されることを特徴とする。
以下、本発明について、実施例に基づき詳細に
説明する。
説明する。
第１図は本発明の一実施例であり、テープキヤ
リア基板のインナーリードに電気的接続用突起を
形成する工程順を示す図である。まずａ図は絶縁
層１に張り付けられた導体層２の両面にフオトレ
ジスト３を塗布する工程である。ここで絶縁層１
は厚さ25μｍ〜125μｍのポリイミドやガラエポ等
のフレキシブルテープで、半導体素子等の電子部
品素子の入るデバイスホール４と、位置決めや搬
送に用いるスプロケツトホール５およびその他回
路に必要な穴抜けがされている。導体層２は通常
厚さ35μｍ〜70μｍの銅箔で、その裏面は絶縁層
１との密着性をあげるため表面粗度10μｍ程度の
凹凸を有するよう処理されている。この凹凸は、
後工程で形成される突起表面に残留し、半導体素
子のAl電極との接合においてAl酸化膜を突き破
り接合強度を増加する効果を有しているため、初
期的な表面粗度を保持することが重要である。従
つて導体層２の裏面のフオトレジスト厚みは、後
述のハーフエツチングの際に凸部がエツチングさ
れないよう、かつ厚すぎて不均一とならないよう
な厚さにすることが必要で、1.5μｍ〜4μｍが適正
である。一方表面のフオトレジスト厚みは通常
1μｍ〜3μｍで、その塗布方法としては表裏とも
ロールコーターやスプレーを用いる。
リア基板のインナーリードに電気的接続用突起を
形成する工程順を示す図である。まずａ図は絶縁
層１に張り付けられた導体層２の両面にフオトレ
ジスト３を塗布する工程である。ここで絶縁層１
は厚さ25μｍ〜125μｍのポリイミドやガラエポ等
のフレキシブルテープで、半導体素子等の電子部
品素子の入るデバイスホール４と、位置決めや搬
送に用いるスプロケツトホール５およびその他回
路に必要な穴抜けがされている。導体層２は通常
厚さ35μｍ〜70μｍの銅箔で、その裏面は絶縁層
１との密着性をあげるため表面粗度10μｍ程度の
凹凸を有するよう処理されている。この凹凸は、
後工程で形成される突起表面に残留し、半導体素
子のAl電極との接合においてAl酸化膜を突き破
り接合強度を増加する効果を有しているため、初
期的な表面粗度を保持することが重要である。従
つて導体層２の裏面のフオトレジスト厚みは、後
述のハーフエツチングの際に凸部がエツチングさ
れないよう、かつ厚すぎて不均一とならないよう
な厚さにすることが必要で、1.5μｍ〜4μｍが適正
である。一方表面のフオトレジスト厚みは通常
1μｍ〜3μｍで、その塗布方法としては表裏とも
ロールコーターやスプレーを用いる。
次にｂ図のように、導体層２の表面には第３図
のようなフオトマスクを用いてインナーリードを
含む回路パターンを、裏面には第４図のようなフ
オトマスクを用いて突起パターンを、互いに所定
の位置に来るように調整された両面露光装置によ
り同時露光して焼きつけ、次いで専用の現像液を
用いてスプレーもしくはデイツピングにより、両
面同時に現像する。ここで第３図のフオトマスク
は、インナーリードを含む回路パターンが後工程
で電気メツキが可能なように全て導通するよう設
計されている。また突起パターンを焼きつけるフ
オトマスクとしては、第４図のようにインナーリ
ードに対応して個別に突起パターンを設けたもの
のほかに、第５図のように一部もしくは全ての突
起をつなげたものを用いることも可能である。さ
らに現像において同時に両面を適正現像状態とす
るためその調節を露光量にて行ない、両面のフオ
トレジスト厚みが等しい場合は表面粗度が大きく
現像されにくい裏面は表面に比較して1.5〜2.5倍
の露光量とするのが良い。
のようなフオトマスクを用いてインナーリードを
含む回路パターンを、裏面には第４図のようなフ
オトマスクを用いて突起パターンを、互いに所定
の位置に来るように調整された両面露光装置によ
り同時露光して焼きつけ、次いで専用の現像液を
用いてスプレーもしくはデイツピングにより、両
面同時に現像する。ここで第３図のフオトマスク
は、インナーリードを含む回路パターンが後工程
で電気メツキが可能なように全て導通するよう設
計されている。また突起パターンを焼きつけるフ
オトマスクとしては、第４図のようにインナーリ
ードに対応して個別に突起パターンを設けたもの
のほかに、第５図のように一部もしくは全ての突
起をつなげたものを用いることも可能である。さ
らに現像において同時に両面を適正現像状態とす
るためその調節を露光量にて行ない、両面のフオ
トレジスト厚みが等しい場合は表面粗度が大きく
現像されにくい裏面は表面に比較して1.5〜2.5倍
の露光量とするのが良い。
次にｃ図のように、導体層２の両面を塩化第２
鉄などのエツチング液のスプレーによりハーフエ
ツチングする。ここで導体層２の裏面の突起６の
高さは用いる導体層の厚みによつても異なるが、
通常35μｍ銅箔の場合は半導体素子のエツジシヨ
ートの防止及びインナーリード強度の確保の為
5μｍ〜20μｍとする。さらにハーフエツチング部
の角に応力が集中して切断しやすくなるのを防ぐ
為、第６図のようにハーフエツチ部の角に大きな
アールがつくようスプレー圧を低くしてサイドエ
ツチを大きくする。通常、比重30Be′〜60Be′、
液温25℃〜40℃の塩化第２鉄液でスプレー圧0.5
Kgｆ／cm2以下でハーフエツチングを行なつている
が、突起６の高さが用いる導体層２の厚みの1/2
未満であれば、デイツピングによるハーフエツチ
も可能である。尚インナリード強度の確保の為に
は裏面への突起パターン焼きつけ用のフオトマス
クを工夫することにより、第７図のようにハーフ
エツチ量を連続的に変えることも第８図のように
ハーフエツチング部を極力短かくすることも可能
である。一方導体層２の表面のハーフエツチング
は、裏面のハーフエツチングの際のエツチング液
の回り込みによる不均一エツチングを防止する為
に、裏面同様エツチング液をスプレーする。この
ときのハーフエツチング量は両面からエツチング
される部分が貫通しない程度にとどまるようスプ
レー圧等により調節する。
鉄などのエツチング液のスプレーによりハーフエ
ツチングする。ここで導体層２の裏面の突起６の
高さは用いる導体層の厚みによつても異なるが、
通常35μｍ銅箔の場合は半導体素子のエツジシヨ
ートの防止及びインナーリード強度の確保の為
5μｍ〜20μｍとする。さらにハーフエツチング部
の角に応力が集中して切断しやすくなるのを防ぐ
為、第６図のようにハーフエツチ部の角に大きな
アールがつくようスプレー圧を低くしてサイドエ
ツチを大きくする。通常、比重30Be′〜60Be′、
液温25℃〜40℃の塩化第２鉄液でスプレー圧0.5
Kgｆ／cm2以下でハーフエツチングを行なつている
が、突起６の高さが用いる導体層２の厚みの1/2
未満であれば、デイツピングによるハーフエツチ
も可能である。尚インナリード強度の確保の為に
は裏面への突起パターン焼きつけ用のフオトマス
クを工夫することにより、第７図のようにハーフ
エツチ量を連続的に変えることも第８図のように
ハーフエツチング部を極力短かくすることも可能
である。一方導体層２の表面のハーフエツチング
は、裏面のハーフエツチングの際のエツチング液
の回り込みによる不均一エツチングを防止する為
に、裏面同様エツチング液をスプレーする。この
ときのハーフエツチング量は両面からエツチング
される部分が貫通しない程度にとどまるようスプ
レー圧等により調節する。
次にｄ図のように、導体層２の裏面にａ図で用
いたフオトレジストと同じ剥離液で剥離可能なエ
ツチングレジストやフオトレジスト等の保護レジ
スト７をロールコーターやスプレー等により塗布
する。
いたフオトレジストと同じ剥離液で剥離可能なエ
ツチングレジストやフオトレジスト等の保護レジ
スト７をロールコーターやスプレー等により塗布
する。
次にｅ図のように、導体層２の表側よりエツチ
ング液スプレーにより、ｃ図の工程でエツチング
されずに残つていた不要な導体層をエツチングし
て、インナーリード８を含む回路パターンを形成
する。
ング液スプレーにより、ｃ図の工程でエツチング
されずに残つていた不要な導体層をエツチングし
て、インナーリード８を含む回路パターンを形成
する。
次にｆ図のようにフオトレジスト３と保護レジ
スト７を専用剥離液を用いて剥離することにより
電気的接続用突起６のついたインナーリード８を
有するテープキヤリア基板が完成する。通常この
後は図示しないメツキの工程によりニツケルメツ
キを0μｍ〜3μｍ、その上に金メツキを0.5μｍ〜2μ
ｍつけ、半導体素子の電極との間で位置出しをし
て熱圧着することにより電気的接続ができる。第
９図は本発明によるテープキヤリア基板１０と半
導体素子１１との実装構造を示す図であり、１２
は樹脂封止剤剤である。
スト７を専用剥離液を用いて剥離することにより
電気的接続用突起６のついたインナーリード８を
有するテープキヤリア基板が完成する。通常この
後は図示しないメツキの工程によりニツケルメツ
キを0μｍ〜3μｍ、その上に金メツキを0.5μｍ〜2μ
ｍつけ、半導体素子の電極との間で位置出しをし
て熱圧着することにより電気的接続ができる。第
９図は本発明によるテープキヤリア基板１０と半
導体素子１１との実装構造を示す図であり、１２
は樹脂封止剤剤である。
以上の説明はテープキヤリア基板を例にしたが
テープキヤリア基板に限らず、電子部品素子を接
合するためのインナーリードを有するあらゆるプ
リント基板に応用することが可能である。
テープキヤリア基板に限らず、電子部品素子を接
合するためのインナーリードを有するあらゆるプ
リント基板に応用することが可能である。
以上述べたように本発明によれば、導体層の両
面のフオトレジストを同時露光、現像してパター
ニングする第２の工程を有する構成としたので、
例えば、初期的に両面のパターンの位置合わせを
しておけば、その相対的な位置ズレが防止できる
ことから、露光機への基板導体層の位置決め精度
や、基板導体層自体の位置決め精度に影響される
ことなく、常に導体層の所定の位置に突起を形成
することが可能となり、その結果、半導体素子の
電極と突起との位置合わせが容易となり、両者の
安定的な接続が可能となる。
面のフオトレジストを同時露光、現像してパター
ニングする第２の工程を有する構成としたので、
例えば、初期的に両面のパターンの位置合わせを
しておけば、その相対的な位置ズレが防止できる
ことから、露光機への基板導体層の位置決め精度
や、基板導体層自体の位置決め精度に影響される
ことなく、常に導体層の所定の位置に突起を形成
することが可能となり、その結果、半導体素子の
電極と突起との位置合わせが容易となり、両者の
安定的な接続が可能となる。
また、パターニングされた基板導体層は両面か
らハーフエツチングした後、その裏面に保護レジ
ストが塗布され、再度表面よりエツチングされ
て、つまり２段階のエツチングにより導体層に突
起が形成されるように第２乃至第３工程を有する
構成としたので、ハーフエツチングにより形成さ
れた突起はその状態で保護レジストにより保護さ
れると共に、両面からのハーフエツチングによ
り、薄くされた導体層の一部のみが再度エツチン
グされることから、例えば、一方向の面のみから
順次エツチングしてパターン形成および突起形成
する従来技術と比較すれば、加工工程が短縮され
ると共に、導体層の変形もなく、またそのためフ
オトレジストにクラツクの入ることもないため、
良好かつ安定的なパターン形成が可能となる。
らハーフエツチングした後、その裏面に保護レジ
ストが塗布され、再度表面よりエツチングされ
て、つまり２段階のエツチングにより導体層に突
起が形成されるように第２乃至第３工程を有する
構成としたので、ハーフエツチングにより形成さ
れた突起はその状態で保護レジストにより保護さ
れると共に、両面からのハーフエツチングによ
り、薄くされた導体層の一部のみが再度エツチン
グされることから、例えば、一方向の面のみから
順次エツチングしてパターン形成および突起形成
する従来技術と比較すれば、加工工程が短縮され
ると共に、導体層の変形もなく、またそのためフ
オトレジストにクラツクの入ることもないため、
良好かつ安定的なパターン形成が可能となる。
また工程の短縮により、製造コストの低減が可
能となる。
能となる。
第１図ａ〜ｆは本発明の実施例であるテープキ
ヤリア基板への電気的接続用突起の製造方法を示
す工程図、第２図ａ〜(g)は従来のテープキヤリア
基板への電気的接続用突起の製造方法を示す工程
図、第３図・第４図・第５図は本発明の実施例で
用いるフオトマスクの平面図、第６図・第７図・
第８図は本発明の実施例におけるインナーリード
形状を示す断面図、第９図は本発明の実施例にお
けるテープキヤリア基板を用いた半導体素子との
実装構造を示す断面図である。 １…絶縁層、２…導体層、３・３１…フオトレ
ジスト、４…デイバイスホール、５…スプロケツ
トホール、６…突起、７・７１・７２…保護レジ
スト、８…インナーリード、１０…テープキヤリ
ア基板、１１…半導体素子、１２…樹脂封止剤。
ヤリア基板への電気的接続用突起の製造方法を示
す工程図、第２図ａ〜(g)は従来のテープキヤリア
基板への電気的接続用突起の製造方法を示す工程
図、第３図・第４図・第５図は本発明の実施例で
用いるフオトマスクの平面図、第６図・第７図・
第８図は本発明の実施例におけるインナーリード
形状を示す断面図、第９図は本発明の実施例にお
けるテープキヤリア基板を用いた半導体素子との
実装構造を示す断面図である。 １…絶縁層、２…導体層、３・３１…フオトレ
ジスト、４…デイバイスホール、５…スプロケツ
トホール、６…突起、７・７１・７２…保護レジ
スト、８…インナーリード、１０…テープキヤリ
ア基板、１１…半導体素子、１２…樹脂封止剤。
Claims (1)
- 【特許請求の範囲】 １ 電子部品の入る開孔部が形成された樹脂材か
らなる絶縁層と前記開孔部を覆うように前記絶縁
層上に被着された金属箔からなる導体層とより構
成される基板導体層を有し、 前記導体層の両面にフオトレジストを塗布する
第１の工程と、前記導体層の両面のフオトレジス
トを同時露光、現像してパターニングする第２の
工程と、前記導体層を両面からエツチングして前
記導体層の一部を残すようにハーフエツチングす
る第３の工程と、ハーフエツチングされた前記導
体層の裏面に保護レジストを塗布する第４の工程
と、ハーフエツチングされた前記導体層を表面か
らエツチングする第５の工程と、前記フオトレジ
ストと前記保護レジストを剥離する第６の工程と
を有し、 前記開孔部に位置する前記導体層に突起が形成
されることを特徴とする基板導体層への突起製造
方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054424A JPS62211930A (ja) | 1986-03-12 | 1986-03-12 | 基板導体層への突起製造方法 |
| US07/017,419 US4786545A (en) | 1986-02-28 | 1987-02-24 | Circuit substrate and method for forming bumps on the circuit substrate |
| GB8704425A GB2187331B (en) | 1986-02-28 | 1987-02-25 | Method of forming an integrated circuit assembly or part thereof |
| GB8901825A GB2211351B (en) | 1986-02-28 | 1989-01-27 | Method of forming an integrated circuit assembly or part thereof |
| SG14/92A SG1492G (en) | 1986-02-28 | 1992-01-08 | Method of forming an integrated circuit assembly or part thereof |
| SG1392A SG1392G (en) | 1986-02-28 | 1992-01-08 | Method of forming an integrated circuit assembly or part thereof |
| HK360/93A HK36093A (en) | 1986-02-28 | 1993-04-15 | Method of forming an integrated circuit assembly or part thereof |
| HK359/93A HK35993A (en) | 1986-02-28 | 1993-04-15 | Method of forming an integrated circuit assembly or part thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054424A JPS62211930A (ja) | 1986-03-12 | 1986-03-12 | 基板導体層への突起製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62211930A JPS62211930A (ja) | 1987-09-17 |
| JPH0474865B2 true JPH0474865B2 (ja) | 1992-11-27 |
Family
ID=12970328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054424A Granted JPS62211930A (ja) | 1986-02-28 | 1986-03-12 | 基板導体層への突起製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211930A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138864A (en) * | 1979-04-16 | 1980-10-30 | Sharp Corp | Method of fabricating semiconductor assembling substrate |
-
1986
- 1986-03-12 JP JP61054424A patent/JPS62211930A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62211930A (ja) | 1987-09-17 |
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