JPH0475316A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0475316A JPH0475316A JP2190001A JP19000190A JPH0475316A JP H0475316 A JPH0475316 A JP H0475316A JP 2190001 A JP2190001 A JP 2190001A JP 19000190 A JP19000190 A JP 19000190A JP H0475316 A JPH0475316 A JP H0475316A
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- film
- semiconductor substrate
- insulating film
- alignment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造工程のウェーハプロセスにおいて用い
るアライメントマークの形成方法の改良に関し、 半導体装置の製造工程のウェーハプロセスにおけるアラ
イメント作業を高精度で行うことが可能となる半導体装
置の製造方法の提供を目的とし、フィールド絶縁膜によ
り素子形成部及びアライメントマーク部が画定された半
導体基板の全面に絶縁膜を形成する工程と、前記素子形
成部の前記絶縁膜にコンタクトホールを形成すると同時
に、前記アライメントマーク部の前記絶縁膜をパターニ
ングしてアライメントマークを形成する工程と、レジス
ト膜を全面に形成し、アライメントマーク部表面の前記
レジスト膜を除去するようパターニングし、前記アライ
メントマークの周囲の前記半導体基板をエツチングする
工程と、前記レジスト膜を除去し、全面に導電膜を形成
する工程とを含むよう構成する。
るアライメントマークの形成方法の改良に関し、 半導体装置の製造工程のウェーハプロセスにおけるアラ
イメント作業を高精度で行うことが可能となる半導体装
置の製造方法の提供を目的とし、フィールド絶縁膜によ
り素子形成部及びアライメントマーク部が画定された半
導体基板の全面に絶縁膜を形成する工程と、前記素子形
成部の前記絶縁膜にコンタクトホールを形成すると同時
に、前記アライメントマーク部の前記絶縁膜をパターニ
ングしてアライメントマークを形成する工程と、レジス
ト膜を全面に形成し、アライメントマーク部表面の前記
レジスト膜を除去するようパターニングし、前記アライ
メントマークの周囲の前記半導体基板をエツチングする
工程と、前記レジスト膜を除去し、全面に導電膜を形成
する工程とを含むよう構成する。
本発明は、半導体装置の製造工程のウェーハプロセスに
おいて用いるアライメントマークの形成方法の改良に関
するものである。
おいて用いるアライメントマークの形成方法の改良に関
するものである。
近年の半導体装置の高集積化・高速化に伴い、平坦化・
薄膜化・パターンの微細化が要求されている。
薄膜化・パターンの微細化が要求されている。
ウェーハプロセスのフォト工程においては、アライメン
トマークのピッチし、レーザ光の波長λ。
トマークのピッチし、レーザ光の波長λ。
アライメントマークの屈折率ｎに対して、二のようなア
ライメントマークにより散乱された干渉光が少なくなり
、ディテクタによるアライメントマークの検出率が低下
しており、検出率を向上させるためにディテクタの感度
を上げるとノイズをも検出してしまい、アライメント精
度が低下している。
ライメントマークにより散乱された干渉光が少なくなり
、ディテクタによるアライメントマークの検出率が低下
しており、検出率を向上させるためにディテクタの感度
を上げるとノイズをも検出してしまい、アライメント精
度が低下している。
以上のような状況からウェーハプロセスのフォト工程に
おけるアライメント作業を高精度で行うことが可能な半
導体装置の製造方法が要望されている。
おけるアライメント作業を高精度で行うことが可能な半
導体装置の製造方法が要望されている。
が成立する入射角θの場合にレーザ光の干渉が最も強く
なり、干渉光の検出率が高くなる。
なり、干渉光の検出率が高くなる。
このような入射角θでレーザ光束をアライメントマーク
上を走査させ、アライメントマークのエツジで散乱する
レーザ光をディテクタで検出してアライメント作業を行
っているが、半導体装置の平坦化に伴いアライメント作
業に用いるアライメントマークも平坦化されて段差が小
さくなると、〔従来の技術〕 従来の半導体装置の製造方法について第２図により工程
順に詳細に説明する。
上を走査させ、アライメントマークのエツジで散乱する
レーザ光をディテクタで検出してアライメント作業を行
っているが、半導体装置の平坦化に伴いアライメント作
業に用いるアライメントマークも平坦化されて段差が小
さくなると、〔従来の技術〕 従来の半導体装置の製造方法について第２図により工程
順に詳細に説明する。
まず第２図（ａ）に示すように、フィールド酸化膜１２
により素子形成部を画定し、ゲート酸化膜１３及びゲー
ト電極１４を形成し、アライメントマーク部を含む全表
面に絶縁膜１５を形成する。
により素子形成部を画定し、ゲート酸化膜１３及びゲー
ト電極１４を形成し、アライメントマーク部を含む全表
面に絶縁膜１５を形成する。
つぎにレジスト膜を用いるフォトリソグラフィー技術を
用いて、第２図（ｂ）に示すようにゲート電極１４の表
面の絶縁膜１５にコンタクトホール１６を形成すると同
時に、アライメントマーク部の絶縁膜１５をパターニン
グしてアライメントマーク１５ａを形成する。
用いて、第２図（ｂ）に示すようにゲート電極１４の表
面の絶縁膜１５にコンタクトホール１６を形成すると同
時に、アライメントマーク部の絶縁膜１５をパターニン
グしてアライメントマーク１５ａを形成する。
ついで第２図（Ｃ）に示すように、全面にアルミニウム
膜１８を形成する。
膜１８を形成する。
最後に第２図（６）に示すように素子形成部において残
すべきアルミニウム農工８をパターニングすると同時に
、アライメントマーク部のすべてのアルミニウム膜１８
を除去する。
すべきアルミニウム農工８をパターニングすると同時に
、アライメントマーク部のすべてのアルミニウム膜１８
を除去する。
このように素子形成部におけるアルミニウム膜１８から
なる配線膜のパターニング形成と同時に、アライメント
マーク部のアルミニウム膜１８を除去して絶縁膜１５か
らなるアライメントマーク１５ａを形成する。
なる配線膜のパターニング形成と同時に、アライメント
マーク部のアルミニウム膜１８を除去して絶縁膜１５か
らなるアライメントマーク１５ａを形成する。
以上説明した従来の半導体装置の製造方法においては、
アライメントマーク部に形成するアライメントマークを
、工程の最初に素子形成部に形成する絶縁膜と同時に形
成する絶縁膜をパターニングして形成するので、その高
さは素子形成部の絶縁膜の膜厚と等しくなり、この絶縁
膜の膜厚が薄い場合にはアライメントマークとして認識
するのが困難になるため、アライメント作業の精度が低
下するという問題点があった。
アライメントマーク部に形成するアライメントマークを
、工程の最初に素子形成部に形成する絶縁膜と同時に形
成する絶縁膜をパターニングして形成するので、その高
さは素子形成部の絶縁膜の膜厚と等しくなり、この絶縁
膜の膜厚が薄い場合にはアライメントマークとして認識
するのが困難になるため、アライメント作業の精度が低
下するという問題点があった。
本発明は以上のような状況から、半導体装置の製造工程
のウェーハプロセスにおけるアライメント作業を高精度
で行うことが可能となる半導体装置の製造方法の捷供を
目的としたものである。
のウェーハプロセスにおけるアライメント作業を高精度
で行うことが可能となる半導体装置の製造方法の捷供を
目的としたものである。
本発明の半導体装置の製造方法は、フィールド絶縁膜に
より素子形成部及びアライメントマーク部が画定された
半導体基板の全面に絶縁膜を形成する工程と、この素子
形成部のこの絶縁膜にコンタクトホールを形成すると同
時に、このアライメントマーク部の絶縁膜をパターニン
グしてアライメントマークを形成する工程と、レジスト
膜を全面に形成し、アライメントマーク部表面のこのし
シスト膜を除去するようパターニングし、このアライメ
ントマークの周囲のこの半導体基板をエツチングする工
程と、このレジスト膜を除去し、全面に導電膜を形成す
る工程とを含むよう構成する。
より素子形成部及びアライメントマーク部が画定された
半導体基板の全面に絶縁膜を形成する工程と、この素子
形成部のこの絶縁膜にコンタクトホールを形成すると同
時に、このアライメントマーク部の絶縁膜をパターニン
グしてアライメントマークを形成する工程と、レジスト
膜を全面に形成し、アライメントマーク部表面のこのし
シスト膜を除去するようパターニングし、このアライメ
ントマークの周囲のこの半導体基板をエツチングする工
程と、このレジスト膜を除去し、全面に導電膜を形成す
る工程とを含むよう構成する。
即ち本発明においては、アライメントマーク部に形成し
た絶縁膜からなるアライメントマークの周囲の半導体基
板をエツチングし、このエツチングにより形成した凹み
及びアライメントマークの上面にアルミニウム膜を形成
するので、この両方のアルミニウム膜の段差を、半導体
基板の表面と絶縁膜からなるアライメントマークの上面
との段差よりも著しく大きくすることが可能となり、ア
ライメント作業の精度を向上させることが可能となる。
た絶縁膜からなるアライメントマークの周囲の半導体基
板をエツチングし、このエツチングにより形成した凹み
及びアライメントマークの上面にアルミニウム膜を形成
するので、この両方のアルミニウム膜の段差を、半導体
基板の表面と絶縁膜からなるアライメントマークの上面
との段差よりも著しく大きくすることが可能となり、ア
ライメント作業の精度を向上させることが可能となる。
以下第１図により本発明の一実施例について工程順に詳
細に説明する。
細に説明する。
まず第１図に示すように、フィールド酸化膜２により素
子形成部を画定し、ゲート酸化膜３及びポリシリコンか
らなるゲート電極４を形成し、アライメントマーク部を
含む全面に膜厚１μ朔のシリ−コン酸化膜からなる絶縁
膜５を形成する。
子形成部を画定し、ゲート酸化膜３及びポリシリコンか
らなるゲート電極４を形成し、アライメントマーク部を
含む全面に膜厚１μ朔のシリ−コン酸化膜からなる絶縁
膜５を形成する。
この絶縁膜５は膜形成後、窒素雰囲気で１０分間９００
°Ｃで熱処理して平坦化を行う。
°Ｃで熱処理して平坦化を行う。
つぎにレジスト膜を用いるフォトリソグラフィー技術を
用いて、第１図（ｂ）に示すようにゲート電極４の表面
の絶縁膜５にコンタクトホール６を形成すると同時に、
アライメントマーク部の絶縁膜５をパターニングしてア
ライメントマーク５ａを形成する。
用いて、第１図（ｂ）に示すようにゲート電極４の表面
の絶縁膜５にコンタクトホール６を形成すると同時に、
アライメントマーク部の絶縁膜５をパターニングしてア
ライメントマーク５ａを形成する。
ついで第１図（Ｃ）に示すように、全面に膜厚２μｍの
レジスト膜７を形成し、アライメントマーク部のレジス
ト膜７のみを除去するようパターニングし、アライメン
トマーク５ａをマスクとする四弗化炭素（ＣＦ、）を用
いるドライエツチングで半導体基板１を１ａｌｌの深さ
までエツチングして凹み１ａを形成する。
レジスト膜７を形成し、アライメントマーク部のレジス
ト膜７のみを除去するようパターニングし、アライメン
トマーク５ａをマスクとする四弗化炭素（ＣＦ、）を用
いるドライエツチングで半導体基板１を１ａｌｌの深さ
までエツチングして凹み１ａを形成する。
最後にレジスト膜７を除去して全面に膜厚１ｕ１１のア
ルミニウム膜８をバイアススパッタ法により形成すると
、第１図（ｄ）に示すように、素子形成部ではコンタク
トホール６内及び絶縁膜５の表面に配線層が形成され、
アライメントマーク部においてはアライメントマーク５
ａの周囲の半導体基板、１に形成した凹みｌａにアルミ
ニウム膜８が充填されてほぼ半導体基板１の表面と等し
くなり、アライメントマーク５ａの表面にもアルミニウ
ム膜８が形成され、その段差が約２μ麟となる。
ルミニウム膜８をバイアススパッタ法により形成すると
、第１図（ｄ）に示すように、素子形成部ではコンタク
トホール６内及び絶縁膜５の表面に配線層が形成され、
アライメントマーク部においてはアライメントマーク５
ａの周囲の半導体基板、１に形成した凹みｌａにアルミ
ニウム膜８が充填されてほぼ半導体基板１の表面と等し
くなり、アライメントマーク５ａの表面にもアルミニウ
ム膜８が形成され、その段差が約２μ麟となる。
このように素子形成部におけるアルミニウム膜８からな
る配線層の形成と同時に、アライメントマーク部のアラ
イメントマーク５ａの表面及び半導体基板１にアルミニ
ウム膜８を形成すると、膜厚ｌ′μｍの絶縁膜５からな
るアライメントマー・り５ａに比して著しく膜厚の厚い
アルミニウム膜８とアライメントマーク５ａからなるア
ライメントマークを形成することが可能となり、高精度
のアライメント作業を行うことが可能となる。
る配線層の形成と同時に、アライメントマーク部のアラ
イメントマーク５ａの表面及び半導体基板１にアルミニ
ウム膜８を形成すると、膜厚ｌ′μｍの絶縁膜５からな
るアライメントマー・り５ａに比して著しく膜厚の厚い
アルミニウム膜８とアライメントマーク５ａからなるア
ライメントマークを形成することが可能となり、高精度
のアライメント作業を行うことが可能となる。
以上の説明から明らかなように本発明によれば、極めて
簡単な工程の変更により、従来のアライメントマークの
段差よりも大きな段差を有するアライメントマークを形
成することが可能となり、アライメント作業の精度を向
上させることが可能となる等の利点があり、著しい経済
的及び、信軌性向上の効果が期待できる半導体装置の製
造方法の提供が可能である。
簡単な工程の変更により、従来のアライメントマークの
段差よりも大きな段差を有するアライメントマークを形
成することが可能となり、アライメント作業の精度を向
上させることが可能となる等の利点があり、著しい経済
的及び、信軌性向上の効果が期待できる半導体装置の製
造方法の提供が可能である。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 １は半導体基板、 １ａは凹み、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４はゲート電極、 ５は絶縁層、 ５ａはアライメントマーク、 ６はコンタク トホール、 ７はレジスト膜、 ８はアルミニウム膜、 を示す。 ｄｌ レジスト膜（７）の除去及びアルミニウムＩ［（８）の
形成本発明による一実施例を工程順に示す側断面図第 図（その２） （ａｌ 絶縁ＩＩ！（１５）の形成 従来の半導体装置の製造方法を工程順に示す側断面図第 図（その１） ！ａｌ 絶縁＠（５）の形成 ｂｌ コンタクトホール（６）及びアライメントマーク（５ａ
）の形成本発明による一実施例を工程順に示す側断面図
第 図（その１） （ｂｌ コンタクトホール（１６）及びアライメントマーク（１
５ａ）の形成ｅｌ アルミニウムＩ［（１Ｂ）の形成 従来の半導体装置の製造方法を工程順に示す側断面図第 図（その２） パターニング 従来の半導体装置の製造方法を工程順に示す側断面１第 図（その３）
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 １は半導体基板、 １ａは凹み、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４はゲート電極、 ５は絶縁層、 ５ａはアライメントマーク、 ６はコンタク トホール、 ７はレジスト膜、 ８はアルミニウム膜、 を示す。 ｄｌ レジスト膜（７）の除去及びアルミニウムＩ［（８）の
形成本発明による一実施例を工程順に示す側断面図第 図（その２） （ａｌ 絶縁ＩＩ！（１５）の形成 従来の半導体装置の製造方法を工程順に示す側断面図第 図（その１） ！ａｌ 絶縁＠（５）の形成 ｂｌ コンタクトホール（６）及びアライメントマーク（５ａ
）の形成本発明による一実施例を工程順に示す側断面図
第 図（その１） （ｂｌ コンタクトホール（１６）及びアライメントマーク（１
５ａ）の形成ｅｌ アルミニウムＩ［（１Ｂ）の形成 従来の半導体装置の製造方法を工程順に示す側断面図第 図（その２） パターニング 従来の半導体装置の製造方法を工程順に示す側断面１第 図（その３）
Claims (1)
- 【特許請求の範囲】 フィールド絶縁膜（２）により素子形成部及びアライ
メントマーク部が画定された半導体基板（１）の全面に
絶縁膜（５）を形成する工程と、 前記素子形成部の前記絶縁膜（５）にコンタクトホール
（６）を形成すると同時に、前記アライメントマーク部
の前記絶縁膜（５）をパターニングしてアライメントマ
ーク（５ａ）を形成する工程と、レジスト膜（７）を全
面に形成し、アライメントマーク部表面の前記レジスト
膜（７）を除去するようパターニングし、前記アライメ
ントマーク（５ａ）の周囲の前記半導体基板（１）をエ
ッチングする工程と、 前記レジスト膜（７）を除去し、全面に導電膜（８）を
形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190001A JPH0475316A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190001A JPH0475316A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0475316A true JPH0475316A (ja) | 1992-03-10 |
Family
ID=16250732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2190001A Pending JPH0475316A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0475316A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101852985B (zh) | 2009-03-30 | 2013-01-09 | 鸿富锦精密工业（深圳）有限公司 | 一种基板对位标记的制作方法 |
-
1990
- 1990-07-17 JP JP2190001A patent/JPH0475316A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101852985B (zh) | 2009-03-30 | 2013-01-09 | 鸿富锦精密工业（深圳）有限公司 | 一种基板对位标记的制作方法 |
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