JPH0476246B2 - - Google Patents
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- JPH0476246B2 JPH0476246B2 JP59228612A JP22861284A JPH0476246B2 JP H0476246 B2 JPH0476246 B2 JP H0476246B2 JP 59228612 A JP59228612 A JP 59228612A JP 22861284 A JP22861284 A JP 22861284A JP H0476246 B2 JPH0476246 B2 JP H0476246B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動増幅回路、特にモノリシツク集積
回路で実現するに適した差動増幅回路に関する。
回路で実現するに適した差動増幅回路に関する。
従来からバイポーラあるいはMOS集積回路で
実現するのに適した多くの差動増幅回路が公知と
なつている。
実現するのに適した多くの差動増幅回路が公知と
なつている。
第５図Ａ，Ｂはこの種の差動増幅回路の従来例
の回路図で、それぞれＮチヤネルFET入力型、
ＰチヤンネルFET入力型を示している。
の回路図で、それぞれＮチヤネルFET入力型、
ＰチヤンネルFET入力型を示している。
ＮチヤンネルFET入力型差動増幅回路（同図
Ａ）は、電源端子４１，４２入力端子５１，５
２、出力端子５５、差動対を構成するＮチヤンネ
ルFET６１および６２、差動増幅段を構成する
ＰチヤンネルFET６３および６４（能動負荷）
とＮチヤンネル定電流源トランジスタ６５，駆動
段を構成するＰチヤンネル駆動トランジスタ６６
とＮチヤンネル電流トランジスタ６７と周波数補
償用容量７０，バイアス回路を構成する電流源４
５およびＮチヤンネルトランジスタ６８からな
る。ＰチヤンネルFET入力型差動増幅器は（同
図Ｂ）は、以上のＮチヤンネルFET入力型差動
増幅回路のトランジスタの極性を逆にしたもので
機能は同じである。
Ａ）は、電源端子４１，４２入力端子５１，５
２、出力端子５５、差動対を構成するＮチヤンネ
ルFET６１および６２、差動増幅段を構成する
ＰチヤンネルFET６３および６４（能動負荷）
とＮチヤンネル定電流源トランジスタ６５，駆動
段を構成するＰチヤンネル駆動トランジスタ６６
とＮチヤンネル電流トランジスタ６７と周波数補
償用容量７０，バイアス回路を構成する電流源４
５およびＮチヤンネルトランジスタ６８からな
る。ＰチヤンネルFET入力型差動増幅器は（同
図Ｂ）は、以上のＮチヤンネルFET入力型差動
増幅回路のトランジスタの極性を逆にしたもので
機能は同じである。
Ｎチヤンネル入力型Ａでは入力端子５１，５２
からの同相入力電圧が負側電源端子４１の電源電
圧へ接近すると、差動対（ＮチヤンネルFETト
ランジスタ６１および６２）および電流源トラン
ジスタ６５が定電流値で正常動作できなくなる。
このため、同相入力電圧は負側電源端子４１の電
源電圧に対して、電流源トランジスタ６５のVD
sat（ドレイン・ソース間飽和電圧）と差動対（Ｎ
チヤンネルFETトランジスタ６１および６２）
のVGS（ゲート・ソース間電圧）の和の電圧（概
略1.5〜2.0（Ｖ）である）以上の電位差が必要と
なる。Ｐチヤンネル入力型でも、同様に、同相入
力電圧は正側電源端子４２の電源電圧に対して前
述の約1.5〜2.0（Ｖ）以上の電位差が必要となる。
からの同相入力電圧が負側電源端子４１の電源電
圧へ接近すると、差動対（ＮチヤンネルFETト
ランジスタ６１および６２）および電流源トラン
ジスタ６５が定電流値で正常動作できなくなる。
このため、同相入力電圧は負側電源端子４１の電
源電圧に対して、電流源トランジスタ６５のVD
sat（ドレイン・ソース間飽和電圧）と差動対（Ｎ
チヤンネルFETトランジスタ６１および６２）
のVGS（ゲート・ソース間電圧）の和の電圧（概
略1.5〜2.0（Ｖ）である）以上の電位差が必要と
なる。Ｐチヤンネル入力型でも、同様に、同相入
力電圧は正側電源端子４２の電源電圧に対して前
述の約1.5〜2.0（Ｖ）以上の電位差が必要となる。
このように従来の差動増幅回路には同相入力電
圧の範囲に制約があり、応用範囲が限定されるこ
とがあつた。
圧の範囲に制約があり、応用範囲が限定されるこ
とがあつた。
第６図は上述の差動増幅回路を使用したＡ／Ｄ
変換器の例（米国ナシヨナルセミコンダクク社の
ジエラルド・ビー・ブールマ氏により発明され、
1982年４月６日にUSP4323887として登録された
米国特許に開示されている）を示す回路図であ
る。このＡ／Ｄ変換器は、電源電圧と等しい電圧
範囲のアナログ入力信号をデイジタル値に変換す
るものでその入力回路に前述のＮチヤンネル入力
型およびＰチヤンネル入力型差動増幅回路が使用
されている。
変換器の例（米国ナシヨナルセミコンダクク社の
ジエラルド・ビー・ブールマ氏により発明され、
1982年４月６日にUSP4323887として登録された
米国特許に開示されている）を示す回路図であ
る。このＡ／Ｄ変換器は、電源電圧と等しい電圧
範囲のアナログ入力信号をデイジタル値に変換す
るものでその入力回路に前述のＮチヤンネル入力
型およびＰチヤンネル入力型差動増幅回路が使用
されている。
基準電圧端子１２の基準電圧VREFは他端が接地
されたＤ／Ａ変換器１４によりＤ／Ａ変換され
る。このＤ／Ａ変換器１４の出力はクロツク端子
２２からの制御クロツク２９によりオンするスイ
ツチ１６を経てＰチヤンネル入力型差動増幅回路
２３に入力され、差動増幅される。アナログ入力
端子１０から入力したアナログ信号は反転器１８
によつて反転された制御クロツク２９によりオン
するスイツチ１７を経てＤ／Ａ変換器１４の出力
とは交互にＮチヤンネル入力型差動増幅回路２４
に入力され、差動増幅される。スイツチ１９，反
転増幅器２０，容量２１はサンプルデータ比較器
を構成している。Ｐチヤンネル入力型差動増幅回
路２３またはＮチヤンネル入力型差動増幅回路の
サンプルデータ比較器への出力は、それぞれスイ
ツチ２６，反転器２８とスイツチ２７を制御する
MSB信号によつて選択される。なお、MSB比較
時には両差動増幅回路２３，２４共動作範囲にあ
るためいずれの出力をも使用することが可能であ
る。アナログ入力信号の電圧入力が1/2VREFより
大きい場合は、MSB判定後の２番目のMSBから
LSBまでのＡ／Ｄ変換の比較動作期間中にはＮ
チヤンネル入力型差動増幅回路２４の出力がスイ
ツチ２８を介してサンプルデータ比較器へ供給さ
れ、1/2VREFより小さい場合は、MSB判定後の下
位ビツトの比較時にはＰチヤンネル入力型差動増
幅回路２３の出力がスイツチ２６を介してサンプ
ルデータ比較器へ供給される。サンプルデータ比
較器の出力は逐次比較レジスタ１３に導かれる。
基準電圧VREFは逐次比較レジスタ１３に各桁のウ
エイトに相当する電圧を供給し、Ｄ／Ａ変換回路
１４の出力とアナログ入力端子１０からの被変換
アナログ電圧を比較器で比較することにより逐次
レジスタ１３内のスイツチをMSBからLSBまで
順次繰返し、スイツチのオン／オフの配列により
変換されたデジタル数を得る。
されたＤ／Ａ変換器１４によりＤ／Ａ変換され
る。このＤ／Ａ変換器１４の出力はクロツク端子
２２からの制御クロツク２９によりオンするスイ
ツチ１６を経てＰチヤンネル入力型差動増幅回路
２３に入力され、差動増幅される。アナログ入力
端子１０から入力したアナログ信号は反転器１８
によつて反転された制御クロツク２９によりオン
するスイツチ１７を経てＤ／Ａ変換器１４の出力
とは交互にＮチヤンネル入力型差動増幅回路２４
に入力され、差動増幅される。スイツチ１９，反
転増幅器２０，容量２１はサンプルデータ比較器
を構成している。Ｐチヤンネル入力型差動増幅回
路２３またはＮチヤンネル入力型差動増幅回路の
サンプルデータ比較器への出力は、それぞれスイ
ツチ２６，反転器２８とスイツチ２７を制御する
MSB信号によつて選択される。なお、MSB比較
時には両差動増幅回路２３，２４共動作範囲にあ
るためいずれの出力をも使用することが可能であ
る。アナログ入力信号の電圧入力が1/2VREFより
大きい場合は、MSB判定後の２番目のMSBから
LSBまでのＡ／Ｄ変換の比較動作期間中にはＮ
チヤンネル入力型差動増幅回路２４の出力がスイ
ツチ２８を介してサンプルデータ比較器へ供給さ
れ、1/2VREFより小さい場合は、MSB判定後の下
位ビツトの比較時にはＰチヤンネル入力型差動増
幅回路２３の出力がスイツチ２６を介してサンプ
ルデータ比較器へ供給される。サンプルデータ比
較器の出力は逐次比較レジスタ１３に導かれる。
基準電圧VREFは逐次比較レジスタ１３に各桁のウ
エイトに相当する電圧を供給し、Ｄ／Ａ変換回路
１４の出力とアナログ入力端子１０からの被変換
アナログ電圧を比較器で比較することにより逐次
レジスタ１３内のスイツチをMSBからLSBまで
順次繰返し、スイツチのオン／オフの配列により
変換されたデジタル数を得る。
このように、従来のＤ／Ａ変換器においては、
差動増幅回路の入力電圧の範囲の制約からＰチヤ
ンネル入力型、Ｎチヤンネル入力型と２種類の増
幅回路を切換えて使用しており、このため制御ス
イツチ等を含め余分の回路が必要となつていた。
さらに、MSB比較後の増幅回路の切換えが必要
な入力電圧に対しては、前述のサンプルデータ比
較器の容量２１は正確なアナログ入力情報を初期
にサンプリングしておらず２番目のMSB以下の
比較動作時にも毎回サンプリング動作を経過する
必要があり。Ａ／Ｄ変換の初期の一時点のアナロ
グ入力に対して入力値が変化する場合には正確な
変動動作をすることができないという問題点を有
していた。
差動増幅回路の入力電圧の範囲の制約からＰチヤ
ンネル入力型、Ｎチヤンネル入力型と２種類の増
幅回路を切換えて使用しており、このため制御ス
イツチ等を含め余分の回路が必要となつていた。
さらに、MSB比較後の増幅回路の切換えが必要
な入力電圧に対しては、前述のサンプルデータ比
較器の容量２１は正確なアナログ入力情報を初期
にサンプリングしておらず２番目のMSB以下の
比較動作時にも毎回サンプリング動作を経過する
必要があり。Ａ／Ｄ変換の初期の一時点のアナロ
グ入力に対して入力値が変化する場合には正確な
変動動作をすることができないという問題点を有
していた。
以上説明したように従来の差動増幅回路におい
ては、所望の差動利得の得られる同相入力電圧の
範囲は電源電圧より狭くなるという制約があつ
た。また、この変動増幅器を利用した従来のＤ／
Ａ変換器等においては、入力信号レベルを判断す
る回路手段と、第１及び第２の差動増幅回路を切
換える手段を必要とし、連続的に印加される入力
信号の連続的な増幅及び任意の時刻における瞬時
の入力信号の増幅等に支障をきたすという欠点を
有していた。
ては、所望の差動利得の得られる同相入力電圧の
範囲は電源電圧より狭くなるという制約があつ
た。また、この変動増幅器を利用した従来のＤ／
Ａ変換器等においては、入力信号レベルを判断す
る回路手段と、第１及び第２の差動増幅回路を切
換える手段を必要とし、連続的に印加される入力
信号の連続的な増幅及び任意の時刻における瞬時
の入力信号の増幅等に支障をきたすという欠点を
有していた。
本発明の目的は、電源電圧範囲までの同相入力
範囲に対して所望の利得を有し、連続信号に対し
連続的に増幅する機能を有する差動増幅回路を提
供することにある。
範囲に対して所望の利得を有し、連続信号に対し
連続的に増幅する機能を有する差動増幅回路を提
供することにある。
本発明の他の目的は、同相入力範囲が広く
FET又はバイポーラモノリシツク集積回路で実
現するに適した差動増幅回路を提供することにあ
る。
FET又はバイポーラモノリシツク集積回路で実
現するに適した差動増幅回路を提供することにあ
る。
本発明の他の目的は、電源電圧と等しい電圧範
囲のアナログ入力信号をデイジタル値に変換する
Ａ／Ｄ変換器の入力回路に使用するに適した差動
増幅回路を提供することにある。
囲のアナログ入力信号をデイジタル値に変換する
Ａ／Ｄ変換器の入力回路に使用するに適した差動
増幅回路を提供することにある。
さらに本発明の他の目的は、電源電圧範囲を越
える同相入力電圧範囲に対して所望の利得を有
し、連続信号に対し連続的に増減機能を有する差
動増幅回路を提供することである。
える同相入力電圧範囲に対して所望の利得を有
し、連続信号に対し連続的に増減機能を有する差
動増幅回路を提供することである。
本発明の差動増幅回路は第１、第２の電源端子
と、第１、第２の入力端子と、第１、第２の出力
端子と、前記第１、第２の電源端子に一端がそれ
ぞれ接続された第１、第２の定電流源と、前記第
２の電源端子と前記第１、第２の出力端子に接続
された第１の負荷回路と、前記第１、第２の入力
端子と前記第１の負荷回路に接続された前記第
１、第２の出力端子に接続され、前記第１の定電
流源によつてバイアスされた第１の差動対と、前
記第１、第２の入力端子に接続され、２つの出力
端子を有し、前記第２の定電流源によつてバイア
スされた第２の差動対と、前記第２の出力端子と
前記第２の差動対の一方の出力端子と前記第１の
電源端子に接続して、前記第２の差動対の一方の
出力電流を前記第１の差動対の一方の出力電流に
加算するようにした第１の電流ミラー回路と、前
記第１の出力端子と前記第２の差動対の他方の出
力端子と前記第１の電源端子に接続して、前記第
２の差動対の他方の出力電流を前記第１の差動対
の他方の出力電流に加算するようにした第２の電
流ミラー回路と、前記第１の差動対に接続された
前記第１または第２の出力端子をゲートまたはベ
ースに接続し、ソースまたはエミツタを第２の電
源に接続し、ドレインまたはコレクタを第２の負
荷回路に接続したトランジスタとを有して、前記
トランジスタのドレインまたはコレクタより出力
を得るように構成されている。
と、第１、第２の入力端子と、第１、第２の出力
端子と、前記第１、第２の電源端子に一端がそれ
ぞれ接続された第１、第２の定電流源と、前記第
２の電源端子と前記第１、第２の出力端子に接続
された第１の負荷回路と、前記第１、第２の入力
端子と前記第１の負荷回路に接続された前記第
１、第２の出力端子に接続され、前記第１の定電
流源によつてバイアスされた第１の差動対と、前
記第１、第２の入力端子に接続され、２つの出力
端子を有し、前記第２の定電流源によつてバイア
スされた第２の差動対と、前記第２の出力端子と
前記第２の差動対の一方の出力端子と前記第１の
電源端子に接続して、前記第２の差動対の一方の
出力電流を前記第１の差動対の一方の出力電流に
加算するようにした第１の電流ミラー回路と、前
記第１の出力端子と前記第２の差動対の他方の出
力端子と前記第１の電源端子に接続して、前記第
２の差動対の他方の出力電流を前記第１の差動対
の他方の出力電流に加算するようにした第２の電
流ミラー回路と、前記第１の差動対に接続された
前記第１または第２の出力端子をゲートまたはベ
ースに接続し、ソースまたはエミツタを第２の電
源に接続し、ドレインまたはコレクタを第２の負
荷回路に接続したトランジスタとを有して、前記
トランジスタのドレインまたはコレクタより出力
を得るように構成されている。
第１の差動対は第１の電源電圧と第２の電源電
圧の間の1/2の近傍のレベルから第２の電源電圧
と等しいレベルまでの入力電圧に対し利得段とし
て動作し、第２の差動対は第１の電源電圧と第２
の電源電圧の間の1/2の近傍のレベルから第１の
電源電圧と等しいレベルまで入力変圧に対し利得
段として動作するので、1/2の近傍のレベルの入
力電圧に対しては両利得段の利得の和（約46dB）
がこの差動増幅回路の利得となり、その他の電圧
範囲に対しては一方の利得段の利得（約40dB）
がこの差動増幅回路の利得となり、この差動増幅
回路では結果的に第１の電源電圧から第２の電源
電圧の全範囲にわたつて所望の利得が得られる。
圧の間の1/2の近傍のレベルから第２の電源電圧
と等しいレベルまでの入力電圧に対し利得段とし
て動作し、第２の差動対は第１の電源電圧と第２
の電源電圧の間の1/2の近傍のレベルから第１の
電源電圧と等しいレベルまで入力変圧に対し利得
段として動作するので、1/2の近傍のレベルの入
力電圧に対しては両利得段の利得の和（約46dB）
がこの差動増幅回路の利得となり、その他の電圧
範囲に対しては一方の利得段の利得（約40dB）
がこの差動増幅回路の利得となり、この差動増幅
回路では結果的に第１の電源電圧から第２の電源
電圧の全範囲にわたつて所望の利得が得られる。
本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明による差動増幅回路の一実施例
のブロツク図である。本実施例の差動増幅回路１
００は、第１の電源端子４１と、第２の電源端子
４２と、第１の入力端子５１と、第２の入力端子
５２と、第１の出力端子５３と、第２の出力端子
５４と第１の電源端子４１に一端が接続された第
１の定電流源１０５と第２の電源端子４２に一端
が接続された第２の定電源１０６と第２の電源端
子４２と第１の出力端子５３と第２の出力端子に
接続された負荷回路１０７と第１の入力端子５１
と第２の入力端子５２と第１の出力端子５３と第
２の出力端子５４にそれぞれ接続され、第１の定
電流源１０５によつてバイアスされた、導電型３
端子増幅素子対により構成された第１の差動対１
０１と第１の入力端子５１と第２の入力端子５２
に接続され、第２の定電流源１０６によつてバイ
アスされた導電型３端子増幅素子対により構成さ
れ出力端子を２個有する第２の差動増幅対１０２
と第１の電源端子４１と第２の出力端子５４と第
２の差動対１０２の一方の出力端子に接続された
第１の電源ミラー回路１０３と第１の電源端子４
１と第１の出力端子５３と第２の差動対１０２の
他方の出力端子に接続された第２の電流ミラー回
路１０４からなる。
のブロツク図である。本実施例の差動増幅回路１
００は、第１の電源端子４１と、第２の電源端子
４２と、第１の入力端子５１と、第２の入力端子
５２と、第１の出力端子５３と、第２の出力端子
５４と第１の電源端子４１に一端が接続された第
１の定電流源１０５と第２の電源端子４２に一端
が接続された第２の定電源１０６と第２の電源端
子４２と第１の出力端子５３と第２の出力端子に
接続された負荷回路１０７と第１の入力端子５１
と第２の入力端子５２と第１の出力端子５３と第
２の出力端子５４にそれぞれ接続され、第１の定
電流源１０５によつてバイアスされた、導電型３
端子増幅素子対により構成された第１の差動対１
０１と第１の入力端子５１と第２の入力端子５２
に接続され、第２の定電流源１０６によつてバイ
アスされた導電型３端子増幅素子対により構成さ
れ出力端子を２個有する第２の差動増幅対１０２
と第１の電源端子４１と第２の出力端子５４と第
２の差動対１０２の一方の出力端子に接続された
第１の電源ミラー回路１０３と第１の電源端子４
１と第１の出力端子５３と第２の差動対１０２の
他方の出力端子に接続された第２の電流ミラー回
路１０４からなる。
第２図は第１図の実施例の差動増幅回路１００
をCMOSモノシリツク集積回路で構成し、これ
にバイアス・出力回路９０を接続して演算増幅器
１５０としたものである。
をCMOSモノシリツク集積回路で構成し、これ
にバイアス・出力回路９０を接続して演算増幅器
１５０としたものである。
第１の定電流源１０５はソースが第１の電源端
子４１に、ゲートが第１のバイアス端子５６にそ
れぞれ接続されたＮチヤンネルFET６５からな
る。第２の定電流源１０６はソースが第２の電源
端子４２に、ゲートが第２のバイアス端子５７に
それぞれ接続されたＰチヤンネルFET８７から
なる。負荷回路１０７は、ソースが第２の電源端
子４２に、ドレインが第１の出力端子５３にそれ
ぞれ接続され、ゲートとドレインが接続されたＰ
チヤンネルFET６３と、ソースが第２の電源端
子４２，ドレインが第２の出力端子５４，ゲート
がＰチヤンネルFET６３のゲートにそれぞれ接
続されたＰチヤンネルFET６４からなる。第１
の差動対１０１は、ドレインが第１の出力端子５
３に、ゲートが第１の入力端子５１に、ソースが
第１の定電流源１０５のＮチヤンネルFET６５
のドレインにそれぞれ接続されたＮチヤンネル
FET６１と、ドレインが第２の出力端子５４に、
ゲートが第２の入力端子５２に、ソースが第１の
定電流源１０５のＮチヤンネルFET６５のドレ
インにそれぞれ接続されたＮチヤンネルFET６
５からなる。第２の差動対１０２は、ドレインが
第２の定電流源１０６のＰチヤンネルFET８７
のドレインに、ゲートが第１の入力端子５１にそ
れぞれ接続されたＰチヤンネルFET８１と、ド
レインが第２の定電流源１０６のＰチヤンネル
FET８７のドレインに、ゲートか第２の入力端
子５２にそれぞれ接続されたＰチヤンネルFET
８２からなる。第１の電流ミラー回路１０３は、
ドレインが第２の出力端子５４に、ソースが第１
の電源端子４１にそれぞれ接続されたＮチヤンネ
ルFET８４と、ドレインか第２の差動対１０２
のＰチヤンネルFET８１のソースに、ゲートが
ＮチヤンネルFET８４のゲートに、ソースが第
１の電源端子４１にそれぞれ接続され、ドレイン
とゲートの接続されたＮチヤンネルFET８３か
らなる。第２の電流ミラー回路１０４は、ドレイ
ンか第２の差動対１０２のＰチヤンネルFET８
２のソースに、ソースか第１の電源端子４１にそ
れぞれ接続され、ドレインとゲートが接続された
ＮチヤンネルFET８５と、ドレインが第１の出
力端子５３に、ゲートがＮチヤンネルFET８５
のゲートに、ソースが第１の電源端子４１にそれ
ぞれ接続されたＮチヤンネルFET８６からなる。
子４１に、ゲートが第１のバイアス端子５６にそ
れぞれ接続されたＮチヤンネルFET６５からな
る。第２の定電流源１０６はソースが第２の電源
端子４２に、ゲートが第２のバイアス端子５７に
それぞれ接続されたＰチヤンネルFET８７から
なる。負荷回路１０７は、ソースが第２の電源端
子４２に、ドレインが第１の出力端子５３にそれ
ぞれ接続され、ゲートとドレインが接続されたＰ
チヤンネルFET６３と、ソースが第２の電源端
子４２，ドレインが第２の出力端子５４，ゲート
がＰチヤンネルFET６３のゲートにそれぞれ接
続されたＰチヤンネルFET６４からなる。第１
の差動対１０１は、ドレインが第１の出力端子５
３に、ゲートが第１の入力端子５１に、ソースが
第１の定電流源１０５のＮチヤンネルFET６５
のドレインにそれぞれ接続されたＮチヤンネル
FET６１と、ドレインが第２の出力端子５４に、
ゲートが第２の入力端子５２に、ソースが第１の
定電流源１０５のＮチヤンネルFET６５のドレ
インにそれぞれ接続されたＮチヤンネルFET６
５からなる。第２の差動対１０２は、ドレインが
第２の定電流源１０６のＰチヤンネルFET８７
のドレインに、ゲートが第１の入力端子５１にそ
れぞれ接続されたＰチヤンネルFET８１と、ド
レインが第２の定電流源１０６のＰチヤンネル
FET８７のドレインに、ゲートか第２の入力端
子５２にそれぞれ接続されたＰチヤンネルFET
８２からなる。第１の電流ミラー回路１０３は、
ドレインが第２の出力端子５４に、ソースが第１
の電源端子４１にそれぞれ接続されたＮチヤンネ
ルFET８４と、ドレインか第２の差動対１０２
のＰチヤンネルFET８１のソースに、ゲートが
ＮチヤンネルFET８４のゲートに、ソースが第
１の電源端子４１にそれぞれ接続され、ドレイン
とゲートの接続されたＮチヤンネルFET８３か
らなる。第２の電流ミラー回路１０４は、ドレイ
ンか第２の差動対１０２のＰチヤンネルFET８
２のソースに、ソースか第１の電源端子４１にそ
れぞれ接続され、ドレインとゲートが接続された
ＮチヤンネルFET８５と、ドレインが第１の出
力端子５３に、ゲートがＮチヤンネルFET８５
のゲートに、ソースが第１の電源端子４１にそれ
ぞれ接続されたＮチヤンネルFET８６からなる。
バイアス・出力回路９０は、定電流源７５と、
出力端子５５と、ソースが第１の電源端子４１に
接続され、ゲートが第１のバイアス端子５６にそ
れぞれ接続されたＮチヤンネルFET９２，９３，
９４と、ソースが第２の電源端子４２に、ゲート
が第２のバイアス端子５７に、ドレインがＮチヤ
ンネルFET９４のドレインにそれぞれ接続され、
ゲートとドレインが接続されたバイアス用Ｐチヤ
ンネルFET９５と、ソースが第２の電源端子４
２に、ゲートが第２の出力端子５４に、ドレイン
か出力端子５５およびＮチヤンネルFET９３の
ドレインにそれぞれ接続されたＰチヤンネル
FET９１と、第２の出力端子５４とＰチヤンネ
ルFET９１のドレインに接続された周波数補償
用容量７０からなり、第１及び第２のバイアス端
子５６，５７を介しバイアス電圧を差動増幅回路
１００へ供給する。
出力端子５５と、ソースが第１の電源端子４１に
接続され、ゲートが第１のバイアス端子５６にそ
れぞれ接続されたＮチヤンネルFET９２，９３，
９４と、ソースが第２の電源端子４２に、ゲート
が第２のバイアス端子５７に、ドレインがＮチヤ
ンネルFET９４のドレインにそれぞれ接続され、
ゲートとドレインが接続されたバイアス用Ｐチヤ
ンネルFET９５と、ソースが第２の電源端子４
２に、ゲートが第２の出力端子５４に、ドレイン
か出力端子５５およびＮチヤンネルFET９３の
ドレインにそれぞれ接続されたＰチヤンネル
FET９１と、第２の出力端子５４とＰチヤンネ
ルFET９１のドレインに接続された周波数補償
用容量７０からなり、第１及び第２のバイアス端
子５６，５７を介しバイアス電圧を差動増幅回路
１００へ供給する。
次に、以上の構成からなる演算増幅器１５０の
動作について説明する。
動作について説明する。
第１の差動対１０１は、第１および第２の電源
端子４１，４２間の電源電圧の1/2（中間）の近
傍のレベルから第２の電源電圧（第２の電源端子
４２の電圧）と等しいレベルまでの入力電圧に対
し利得段として動作し、第２の差動対１０２は、
第１および第２の電源端子４１，４２間の電圧の
１／２（中間）の近傍のレベルから第１の電源電圧
（第１の電源端子４１の電圧）と等しいレベルま
での入力電圧に対し利得段として動作する。した
がつて、1/2の近傍レベルの入力電圧に対しては
両利得段の利得の和（約46dB）がこの差動増幅
回路１００の利得となり、その他の電圧範囲に対
しては一方の利得段の利得（約40dB）がこの差
動増幅回路１００の利得となり、結果的に第１及
び第２の電源電圧の範囲にわたつてこの差動増幅
回路１００は所望の利得が得られることになる。
端子４１，４２間の電源電圧の1/2（中間）の近
傍のレベルから第２の電源電圧（第２の電源端子
４２の電圧）と等しいレベルまでの入力電圧に対
し利得段として動作し、第２の差動対１０２は、
第１および第２の電源端子４１，４２間の電圧の
１／２（中間）の近傍のレベルから第１の電源電圧
（第１の電源端子４１の電圧）と等しいレベルま
での入力電圧に対し利得段として動作する。した
がつて、1/2の近傍レベルの入力電圧に対しては
両利得段の利得の和（約46dB）がこの差動増幅
回路１００の利得となり、その他の電圧範囲に対
しては一方の利得段の利得（約40dB）がこの差
動増幅回路１００の利得となり、結果的に第１及
び第２の電源電圧の範囲にわたつてこの差動増幅
回路１００は所望の利得が得られることになる。
また、バイアス・出力回路９０の駆動段は電源
電圧の範囲の出力が可能であるが、出力がいずれ
かの電源端子４１，４２の電位に近ずくと利得は
0dBに近ずく。中間レベルは通常30dB程度の利
得が得られる。
電圧の範囲の出力が可能であるが、出力がいずれ
かの電源端子４１，４２の電位に近ずくと利得は
0dBに近ずく。中間レベルは通常30dB程度の利
得が得られる。
入出力電圧が等しくなるフオロワ接続状態にお
いて演算増幅器１５０は、利得が40〜70dB程度
変動するものの、入出力電圧範囲共に第１および
第２の電源電圧と等価な電圧範囲で動作する。
いて演算増幅器１５０は、利得が40〜70dB程度
変動するものの、入出力電圧範囲共に第１および
第２の電源電圧と等価な電圧範囲で動作する。
第３図は第６図のＡ／Ｄ変換器において差動増
幅回路２３，２４スイツチ２６，２７反転器２８
の代りに本発明の差動増幅器を使用した応用例を
示している。この回路ではスイツチ２６，２８及
びゲート２７が不要となつたことに加えて、演算
増幅器１５０の使用によりMSB比較後の増幅器
の切換えが不要となつている。このためＡ／Ｄ変
換の初期にアナログ入力電圧を容量２１に保持す
ることができ、従来例ではアナログ入力が直流に
限られていたのに対し交流信号に対しても一時点
の電圧を正確にＡ／Ｄ変換できるという大きな効
果が得られる。
幅回路２３，２４スイツチ２６，２７反転器２８
の代りに本発明の差動増幅器を使用した応用例を
示している。この回路ではスイツチ２６，２８及
びゲート２７が不要となつたことに加えて、演算
増幅器１５０の使用によりMSB比較後の増幅器
の切換えが不要となつている。このためＡ／Ｄ変
換の初期にアナログ入力電圧を容量２１に保持す
ることができ、従来例ではアナログ入力が直流に
限られていたのに対し交流信号に対しても一時点
の電圧を正確にＡ／Ｄ変換できるという大きな効
果が得られる。
第４図は差動対の構成の他の実施例を示す図
で、ＮチヤンネルFET１６１と６１，１６２と
６２が共にダーリントン接続され、ダーリントン
トランジスタ１６１，１６２は電流源トランジス
タ１６３，１６４によりバイアスされている。こ
の構成は入力範囲を電源を越える範囲にまで拡大
する場合に有効である。
で、ＮチヤンネルFET１６１と６１，１６２と
６２が共にダーリントン接続され、ダーリントン
トランジスタ１６１，１６２は電流源トランジス
タ１６３，１６４によりバイアスされている。こ
の構成は入力範囲を電源を越える範囲にまで拡大
する場合に有効である。
また、以上の説明においてＰチヤンネルFET
およびＮチヤンネルFETを用いた実施例を示し
たが、これらの素子としてPNPトランジスタ、
NPNトランジスタやジヤンクソンFET等も使用
可能である。
およびＮチヤンネルFETを用いた実施例を示し
たが、これらの素子としてPNPトランジスタ、
NPNトランジスタやジヤンクソンFET等も使用
可能である。
以上説明したように、本発明は、逆導電型トラ
ンジスタを用いた２種の入力差動対と、負荷回路
と電流ミラー回路とを適切に回路接続したことに
より、従来得ることのできなかつた広い入出力電
圧範囲で動作する差動増幅回路が得られることに
なる。
ンジスタを用いた２種の入力差動対と、負荷回路
と電流ミラー回路とを適切に回路接続したことに
より、従来得ることのできなかつた広い入出力電
圧範囲で動作する差動増幅回路が得られることに
なる。
また、本発明の差動増幅器をＡ／Ｄ変換器の入
力回路に適用すれば、Ａ／Ｄ変換の初期の一時点
のアナログ入力情報をサンプルデータ比較器のサ
ンプリング容量にサンプリングすることが可能と
なり、時間変化するアナログ入力に対しても正確
なＡ／Ｄ変換が可能となる。
力回路に適用すれば、Ａ／Ｄ変換の初期の一時点
のアナログ入力情報をサンプルデータ比較器のサ
ンプリング容量にサンプリングすることが可能と
なり、時間変化するアナログ入力に対しても正確
なＡ／Ｄ変換が可能となる。
第１図は本発明による差動増幅回路の一実施例
の構成図、第２図は第１図に示した差動増幅回路
の具体例の回路図、第３図は第１図の差動増幅回
路を用いたＡ／Ｄ変換器の実施例の回路図、第４
図は本発明の差動対部分の他の実施例の回路図、
第５図ＡはＮチヤンネルFET入力型差動増幅回
路の従来例の回路図、同図ＢはＰチヤンネル
FET入力型差動増幅回路の従来例の回路図、第
６図は従来Ｎチヤンネル入力型及びＰチヤンネル
入力型差動増幅回路を切換えて使用するＡ／Ｄ変
換器の回路図である。 ４１：第１の電源端子、４２：第２の電源端
子、５１：第１の入力端子、５２：第２の入力端
子、５３：第１の出力端子、５４：第２の出力端
子、１０１：第１の差動対、１０２：第２の差動
対、１０３：第１の電流ミラー回路、１０４：第
２の電流ミラー回路、１０５：第１の定電流源、
１０６：第２の定電流源。
の構成図、第２図は第１図に示した差動増幅回路
の具体例の回路図、第３図は第１図の差動増幅回
路を用いたＡ／Ｄ変換器の実施例の回路図、第４
図は本発明の差動対部分の他の実施例の回路図、
第５図ＡはＮチヤンネルFET入力型差動増幅回
路の従来例の回路図、同図ＢはＰチヤンネル
FET入力型差動増幅回路の従来例の回路図、第
６図は従来Ｎチヤンネル入力型及びＰチヤンネル
入力型差動増幅回路を切換えて使用するＡ／Ｄ変
換器の回路図である。 ４１：第１の電源端子、４２：第２の電源端
子、５１：第１の入力端子、５２：第２の入力端
子、５３：第１の出力端子、５４：第２の出力端
子、１０１：第１の差動対、１０２：第２の差動
対、１０３：第１の電流ミラー回路、１０４：第
２の電流ミラー回路、１０５：第１の定電流源、
１０６：第２の定電流源。
Claims (1)
- １ 第１、第２の電源端子と、第１、第２の入力
端子と、第１、第２の出力端子と、前記第１、第
２の電源端子に一端がそれぞれ接続された第１、
第２の定電流源と、前記第２の電源端子と前記第
１、第２の出力端子に接続された第１の負荷回路
と、前記第１、第２の入力端子と前記第１の負荷
回路に接続された前記第１、第２の出力端子に接
続され、前記第１の定電流源によつてバイアスさ
れた第１の差動対と、前記第１、第２の入力端子
に接続され、２つの出力端子を有し、前記第２の
定電流源によつてバイアスされた第２の差動対
と、前記第２の出力端子と前記第２の差動対の一
方の出力端子と前記第１の電源端子に接続して、
前記第２の差動対の一方の出力電流を前記第１の
差動対の一方の出力電流に加算するようにした第
１の電流ミラー回路と、前記第１の出力端子と前
記第２の差動対の他方の出力端子と前記第１の電
源端子に接続して、前記第２の差動対の他方の出
力電流を前記第１の差動対の他方の出力電流に加
算するようにした第２の電流ミラー回路と、前記
第１の差動対に接続された前記第１または第２の
出力端子をゲートまたはベースに接続し、ソース
またはエミツタを第２の電源に接続し、ドレイン
またはコレクタを第２の負荷回路に接続したトラ
ンジスタとを有して、前記トランジスタのドレイ
ンまたはコレクタより出力を得ることによつて、
広い同相入力電圧を可能とさらに大きな利得を得
ることを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228612A JPS61105918A (ja) | 1984-10-30 | 1984-10-30 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228612A JPS61105918A (ja) | 1984-10-30 | 1984-10-30 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61105918A JPS61105918A (ja) | 1986-05-24 |
| JPH0476246B2 true JPH0476246B2 (ja) | 1992-12-03 |
Family
ID=16879072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228612A Granted JPS61105918A (ja) | 1984-10-30 | 1984-10-30 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105918A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162006A (ja) * | 1987-12-18 | 1989-06-26 | Nec Ic Microcomput Syst Ltd | 演算増幅器 |
| JP5407264B2 (ja) * | 2008-10-09 | 2014-02-05 | ソニー株式会社 | 固体撮像素子およびカメラシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945706A (ja) * | 1982-09-09 | 1984-03-14 | Nippon Shiguneteitsukusu Kk | 差動増幅回路 |
-
1984
- 1984-10-30 JP JP59228612A patent/JPS61105918A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61105918A (ja) | 1986-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |