JPH0476496B2 - - Google Patents
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- JPH0476496B2 JPH0476496B2 JP60295063A JP29506385A JPH0476496B2 JP H0476496 B2 JPH0476496 B2 JP H0476496B2 JP 60295063 A JP60295063 A JP 60295063A JP 29506385 A JP29506385 A JP 29506385A JP H0476496 B2 JPH0476496 B2 JP H0476496B2
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- JP
- Japan
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- mask material
- film
- mask
- rie
- resist
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
- H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
Landscapes
- Drying Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に反
応イオンエツチング（RIE）などドライエツチン
グにより絶縁膜を加工する方法に関する。
応イオンエツチング（RIE）などドライエツチン
グにより絶縁膜を加工する方法に関する。
従来、例えばμ波トランジスタは、第３図ａ〜
ｃに示す如く形成される。
ｃに示す如く形成される。
まず、Ｎ型の半導体基板１上にＰ型層２を形成
した後、このＰ型層２上にシリコン酸化膜３、シ
リコン窒化膜４を順次形成した（第３図ａ図示）。
つづいて、前記シリコン窒化膜４上に、Deep−
UVレジスト、通常のレジストを薄膜する方法な
どで所定の形状を有したレジスト５を形成した
（第３図ｂ図示）。なお、同図ｂにおいて、６はエ
ミツタ形成開口部、７ａ，７ｂはベース形成開口
部である。次いで、前記レジスト５をマスクとし
て前記シリコン窒化膜４及びシリコン酸化膜３を
RIE等によるドライエツチングにより選択的にエ
ツチングした。更に、前記レジスト５を剥離した
（第３図ｃ図示）。なお、同図ｃにおいて、８は幅
0.5μｍのエミツタ開口部、９ａ，９ｂは幅1.0μｍ
のベース開口部である。しかる後、図示しない
が、前記Ｐ型層２にエミツタ、ベースを形成し、
更にこれらの取出し配線を形成してμ波トランジ
スタを製造する。
した後、このＰ型層２上にシリコン酸化膜３、シ
リコン窒化膜４を順次形成した（第３図ａ図示）。
つづいて、前記シリコン窒化膜４上に、Deep−
UVレジスト、通常のレジストを薄膜する方法な
どで所定の形状を有したレジスト５を形成した
（第３図ｂ図示）。なお、同図ｂにおいて、６はエ
ミツタ形成開口部、７ａ，７ｂはベース形成開口
部である。次いで、前記レジスト５をマスクとし
て前記シリコン窒化膜４及びシリコン酸化膜３を
RIE等によるドライエツチングにより選択的にエ
ツチングした。更に、前記レジスト５を剥離した
（第３図ｃ図示）。なお、同図ｃにおいて、８は幅
0.5μｍのエミツタ開口部、９ａ，９ｂは幅1.0μｍ
のベース開口部である。しかる後、図示しない
が、前記Ｐ型層２にエミツタ、ベースを形成し、
更にこれらの取出し配線を形成してμ波トランジ
スタを製造する。
しかしながら、従来技術によれば、以下に示す
問題点を有する。
問題点を有する。
サブミクロンパターンの形成に関しては
Deep−UVレジスト、UVレジスの薄膜化に
Dee−UV露光を行なつているが、この露光モ
ードは密着露光であり、ウエハ内で付着物があ
つた場合、面内バラツキが大きくなる。そし
て、最悪の場合は付着物の程度により、その周
辺１〜２cmエリアで全くパターンが切れない場
合が生ずる。
Deep−UVレジスト、UVレジスの薄膜化に
Dee−UV露光を行なつているが、この露光モ
ードは密着露光であり、ウエハ内で付着物があ
つた場合、面内バラツキが大きくなる。そし
て、最悪の場合は付着物の程度により、その周
辺１〜２cmエリアで全くパターンが切れない場
合が生ずる。
サブミクロンパターンの形成が可能な場合で
も前の工程との合せ精度において、μ波トラン
ジスタでは現在バラツキが3σ＝0.3〜0.5μｍと
なり、高度な合せ精度が要求されている。しか
し、現在使用中のマスクアライナーでは上記精
度は難しい値である。
も前の工程との合せ精度において、μ波トラン
ジスタでは現在バラツキが3σ＝0.3〜0.5μｍと
なり、高度な合せ精度が要求されている。しか
し、現在使用中のマスクアライナーでは上記精
度は難しい値である。
レジストの耐RIE性について考えると、
DeeP−UVレジストでは若干耐RIE性が弱く、
RIE条件がかなり限定される。そのため、ルー
チン化した場合、スループツトの低下を招く。
DeeP−UVレジストでは若干耐RIE性が弱く、
RIE条件がかなり限定される。そのため、ルー
チン化した場合、スループツトの低下を招く。
ところで、上記の合せ精度の対策として、現
在主流としてステツパーの使用が大いに検討さ
れ、量産化にも用いられている。しかし、ステツ
パーを用いた場合、パターン形成については量産
レベルで1.0μｍ、マシーン限界で0.8μｍ程度であ
り、合せ精度が向上しても1.0〜1.2μｍレベルの
パターンニングしかできない。
在主流としてステツパーの使用が大いに検討さ
れ、量産化にも用いられている。しかし、ステツ
パーを用いた場合、パターン形成については量産
レベルで1.0μｍ、マシーン限界で0.8μｍ程度であ
り、合せ精度が向上しても1.0〜1.2μｍレベルの
パターンニングしかできない。
本発明は上記事情に鑑みてなされたもの、サブ
ミクロンパターンを、ウエハ面内のバラツキを生
じることなくしかも合せ精度よく行なえる半導体
装置の製造方法を提供することを目的とする。
ミクロンパターンを、ウエハ面内のバラツキを生
じることなくしかも合せ精度よく行なえる半導体
装置の製造方法を提供することを目的とする。
本発明は、まず通常のパターン技術により第１
のマスク材をパターニングした後、全面に被膜の
形成、RIEなどのエツチングにより被膜を第２の
マスク材の側壁に残存させ、しかる後第２のマス
ク材及びこの側壁に残存させた被膜を用いて第１
のマスク材をパターニングし、更にこのパターニ
ングされた第１のマスク材を用いて目的とすべき
絶縁膜をパターニングす得ることを特徴とするも
ので、これにより上記目的を達成することを図つ
たものである。
のマスク材をパターニングした後、全面に被膜の
形成、RIEなどのエツチングにより被膜を第２の
マスク材の側壁に残存させ、しかる後第２のマス
ク材及びこの側壁に残存させた被膜を用いて第１
のマスク材をパターニングし、更にこのパターニ
ングされた第１のマスク材を用いて目的とすべき
絶縁膜をパターニングす得ることを特徴とするも
ので、これにより上記目的を達成することを図つ
たものである。
以下、本発明の一実施例に係るμ波トランジス
タの製造方法を第１図ａ〜ｅを参照して説明す
る。
タの製造方法を第１図ａ〜ｅを参照して説明す
る。
[1] まず、Ｎ型のシリコン基板２１上にＰ型層
２２を形成した後、シリコン酸化膜２３、シリ
コン窒化膜２４を順次形成した。つづいて、前
記窒化膜２４上に厚さ500〜1000ÅのAlからな
る第１のマスク材２５、及び厚さ2500Å以上の
SiO2、SiONからなる第２のマスク材２６を形
成した。次いで、この第２のマスク材２６上
に、所定形状のレジスト２７を形成した（第１
図ａ図示）。ここで、２８は幅（Li）1μｍのエ
ミツタ形成開口部、２９ａ，２９ｂはベース形
成開口部である。更に、前記レジスト２７をマ
スクとしてRIEにてCF4＋O2ガスで前記第２の
マスク材２６を選択的にエツチングし、その後
レジスト２７を剥離した。しかる後、SiO2、
SiNなどから被膜３０をプラズマCVDを用い
て等方的に堆積した（第１図ｂ図示）。
２２を形成した後、シリコン酸化膜２３、シリ
コン窒化膜２４を順次形成した。つづいて、前
記窒化膜２４上に厚さ500〜1000ÅのAlからな
る第１のマスク材２５、及び厚さ2500Å以上の
SiO2、SiONからなる第２のマスク材２６を形
成した。次いで、この第２のマスク材２６上
に、所定形状のレジスト２７を形成した（第１
図ａ図示）。ここで、２８は幅（Li）1μｍのエ
ミツタ形成開口部、２９ａ，２９ｂはベース形
成開口部である。更に、前記レジスト２７をマ
スクとしてRIEにてCF4＋O2ガスで前記第２の
マスク材２６を選択的にエツチングし、その後
レジスト２７を剥離した。しかる後、SiO2、
SiNなどから被膜３０をプラズマCVDを用い
て等方的に堆積した（第１図ｂ図示）。
[2] 次に、前記被膜３０をRIEにてCF4＋O2ガス
でエツチングし、パターニングされた第２のマ
スク材２６の側壁に前記被膜３０を残存させた
（第１図ｃ図示）。この際、被膜の厚さを制御し
て0.25μｍにすると、幅（L2）0.5μｍの開口部
３１が得られる。つづいて、パターニングされ
た第２のマスク材２６及び残存する被膜３０を
マスクとして前記第１のマスク材２５を、RIE
を用い塩素系ガスを使用して選択的にエツチン
グした（第１図ｄ図示）。この際、前記被膜３
０はほとんどエツチングされない。次いで、前
記第２のマスク材２６及び被膜３０を除去した
後、パターニングされた第１のマスク材２５を
マスクとしてRIE、CF4＋O2ガスで前記シリコ
ン窒化膜２４、シリコン酸化膜２３を選択的に
エツチング除去した。更に、前記第１のマスク
材２５を硫酸＋過酸化水素液で除去した。以
後、常法によりＰ型層２２にエミツタとしての
P+領域３２、ベースとしてのP+領域３３ａ，
３３ｂを夫々形成した後、P+領域３２に接続
する取出し配線３４、及びP+領域３３ａ，３
３ｂに接続する取出し配線３５を夫々形成して
μ波トランジスタを製造した（第１図ｅ及び第
２図図示）。ここで、第２図は第１図ｅの拡大
図である。
でエツチングし、パターニングされた第２のマ
スク材２６の側壁に前記被膜３０を残存させた
（第１図ｃ図示）。この際、被膜の厚さを制御し
て0.25μｍにすると、幅（L2）0.5μｍの開口部
３１が得られる。つづいて、パターニングされ
た第２のマスク材２６及び残存する被膜３０を
マスクとして前記第１のマスク材２５を、RIE
を用い塩素系ガスを使用して選択的にエツチン
グした（第１図ｄ図示）。この際、前記被膜３
０はほとんどエツチングされない。次いで、前
記第２のマスク材２６及び被膜３０を除去した
後、パターニングされた第１のマスク材２５を
マスクとしてRIE、CF4＋O2ガスで前記シリコ
ン窒化膜２４、シリコン酸化膜２３を選択的に
エツチング除去した。更に、前記第１のマスク
材２５を硫酸＋過酸化水素液で除去した。以
後、常法によりＰ型層２２にエミツタとしての
P+領域３２、ベースとしてのP+領域３３ａ，
３３ｂを夫々形成した後、P+領域３２に接続
する取出し配線３４、及びP+領域３３ａ，３
３ｂに接続する取出し配線３５を夫々形成して
μ波トランジスタを製造した（第１図ｅ及び第
２図図示）。ここで、第２図は第１図ｅの拡大
図である。
本発明は、まず通常の方法により第２のマスク
材２６をパターニングした後、全面に被膜３０の
形成、RIEによるエツチングを行なつて該被膜３
０を第２の側壁に残存させ（第１図ｃ図示）、し
かる後第２のマスク材２６をこのマスク材２６の
側壁に残存させた被膜３０とともに第１のマスク
材２５のエツチングマスクとして用い（第１図ｄ
図示）、かつ第１のマスク材２５をシリコン窒化
膜２４及びシリコン酸化膜２３のエツチングマス
クとして用いる。従つて、従来と比べ合せ精度を
向上できる。また、密着露光でないため、1μｍ
レベルのパターニングはウエハが大口径としても
問題にならず、0.5μｍレベルのサブミクロンパタ
ーンの形成を実現できる。更に、シリコン窒化膜
２４は第１のマスク材２５によつて保護されてい
るため、第１図ｂの工程のRIEによる被膜３０の
エツチング時に、シリコン窒化膜２４がRIEのダ
メージを受けることはない。
材２６をパターニングした後、全面に被膜３０の
形成、RIEによるエツチングを行なつて該被膜３
０を第２の側壁に残存させ（第１図ｃ図示）、し
かる後第２のマスク材２６をこのマスク材２６の
側壁に残存させた被膜３０とともに第１のマスク
材２５のエツチングマスクとして用い（第１図ｄ
図示）、かつ第１のマスク材２５をシリコン窒化
膜２４及びシリコン酸化膜２３のエツチングマス
クとして用いる。従つて、従来と比べ合せ精度を
向上できる。また、密着露光でないため、1μｍ
レベルのパターニングはウエハが大口径としても
問題にならず、0.5μｍレベルのサブミクロンパタ
ーンの形成を実現できる。更に、シリコン窒化膜
２４は第１のマスク材２５によつて保護されてい
るため、第１図ｂの工程のRIEによる被膜３０の
エツチング時に、シリコン窒化膜２４がRIEのダ
メージを受けることはない。
なお、上記実施例において、第２のマスク材の
側壁に残存させる被膜の堆積形状は、開口部の寸
法、第２のマスク材の膜厚により変化する。例え
ば、第４図に示す如く第２のマスク材２６が厚い
場合は、第５図に示すエツチングされる。一方、
第２のマスク材２６が第６図に示す如く薄い場合
は、第７図に示す如くエツチングされる。従つ
て、いずれの場合も被膜３０を第２のマスク材２
６の側壁に残存させることが可能となる。また、
第１のマスク材の材料は、Alの代わりにTi等を
用いてもよい。
側壁に残存させる被膜の堆積形状は、開口部の寸
法、第２のマスク材の膜厚により変化する。例え
ば、第４図に示す如く第２のマスク材２６が厚い
場合は、第５図に示すエツチングされる。一方、
第２のマスク材２６が第６図に示す如く薄い場合
は、第７図に示す如くエツチングされる。従つ
て、いずれの場合も被膜３０を第２のマスク材２
６の側壁に残存させることが可能となる。また、
第１のマスク材の材料は、Alの代わりにTi等を
用いてもよい。
以上詳述した如く本発明によれば、サブミクロ
ンパターンを、ウエハ面内のバラツキを生じさせ
ることなくしかも合せ精度よくなし得る半導体装
置の製造方法を提供することができる。
ンパターンを、ウエハ面内のバラツキを生じさせ
ることなくしかも合せ精度よくなし得る半導体装
置の製造方法を提供することができる。
第１図ａ〜ｅは本発明の一実施例に係るμ波ト
ランジスタの製造方法を工程順に示す断面図、第
２図は第１図ｅの拡大図、第３図ａ〜ｃは従来の
μ波トランジスタの製造方法を工程順に示す断面
図、第４図は第２のマスク材が厚い場合の被膜の
堆積の状態を説明する図、第５図は第４図の被膜
をRIEによりエツチングした後の状態を説明する
図、第６図は第２のマスク材が薄い場合の被膜の
堆積の状態を説明する図、第７図は第６図の被膜
をRIEによりエツチングした後の状態を説明する
ための図である。 ２１……Ｎ型のシリコン基板、２２……Ｐ型
層、２３……シリコン酸化膜、２４……シリコン
窒化膜、２５，２６……マスク材、２７……レジ
スト、２８，２９ａ，２９ｂ，３１……開口部、
３０……被膜、３２，３３ａ，３３ｂ……P+型
領域、３４，３５……取出し配線。
ランジスタの製造方法を工程順に示す断面図、第
２図は第１図ｅの拡大図、第３図ａ〜ｃは従来の
μ波トランジスタの製造方法を工程順に示す断面
図、第４図は第２のマスク材が厚い場合の被膜の
堆積の状態を説明する図、第５図は第４図の被膜
をRIEによりエツチングした後の状態を説明する
図、第６図は第２のマスク材が薄い場合の被膜の
堆積の状態を説明する図、第７図は第６図の被膜
をRIEによりエツチングした後の状態を説明する
ための図である。 ２１……Ｎ型のシリコン基板、２２……Ｐ型
層、２３……シリコン酸化膜、２４……シリコン
窒化膜、２５，２６……マスク材、２７……レジ
スト、２８，２９ａ，２９ｂ，３１……開口部、
３０……被膜、３２，３３ａ，３３ｂ……P+型
領域、３４，３５……取出し配線。
Claims (1)
- １ 半導体基板上に絶縁膜を介して金属からなる
第１のマスク材を形成する工程と、この第１のマ
スク材上にこれとエツチング速度の異なる第２の
マスク材を形成する工程と、この第２のマスク材
をパターニングする工程と、全面に被膜を形成し
た後、これをドライエツグにより除去しパターニ
ングされた第２のマスク材の側壁に被膜を残存さ
せる工程と、残存した被膜及びパターニングされ
た第２のマスク材をマスクとして前記第１のマス
ク材をパターニングする工程と、このパターニン
グされた第１のマスク材を用いて前記絶縁膜をパ
ターニングする工程とを具備することを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295063A JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
| US06/942,076 US4792534A (en) | 1985-12-25 | 1986-12-15 | Method of manufacturing a semiconductor device involving sidewall spacer formation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295063A JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150826A JPS62150826A (ja) | 1987-07-04 |
| JPH0476496B2 true JPH0476496B2 (ja) | 1992-12-03 |
Family
ID=17815835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60295063A Granted JPS62150826A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4792534A (ja) |
| JP (1) | JPS62150826A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5279990A (en) * | 1990-03-02 | 1994-01-18 | Motorola, Inc. | Method of making a small geometry contact using sidewall spacers |
| JPH05121701A (ja) * | 1991-10-25 | 1993-05-18 | Rohm Co Ltd | Ｎａｎｄ構造の半導体装置の製造方法 |
| US5503959A (en) * | 1991-10-31 | 1996-04-02 | Intel Corporation | Lithographic technique for patterning a semiconductor device |
| US5296400A (en) * | 1991-12-14 | 1994-03-22 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a contact of a highly integrated semiconductor device |
| US5612254A (en) * | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
| US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
| US5296410A (en) * | 1992-12-16 | 1994-03-22 | Samsung Electronics Co., Ltd. | Method for separating fine patterns of a semiconductor device |
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| US5435888A (en) * | 1993-12-06 | 1995-07-25 | Sgs-Thomson Microelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US6284584B1 (en) | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
| US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
| US5523258A (en) * | 1994-04-29 | 1996-06-04 | Cypress Semiconductor Corp. | Method for avoiding lithographic rounding effects for semiconductor fabrication |
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| US5654238A (en) * | 1995-08-03 | 1997-08-05 | International Business Machines Corporation | Method for etching vertical contact holes without substrate damage caused by directional etching |
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| US20030064585A1 (en) * | 2001-09-28 | 2003-04-03 | Yider Wu | Manufacture of semiconductor device with spacing narrower than lithography limit |
| US6780708B1 (en) | 2003-03-05 | 2004-08-24 | Advanced Micro Devices, Inc. | Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography |
| US7132327B2 (en) * | 2004-05-25 | 2006-11-07 | Freescale Semiconductor, Inc. | Decoupled complementary mask patterning transfer method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564238A (en) * | 1979-06-23 | 1981-01-17 | Mitsubishi Electric Corp | Forming of pattern |
| US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| JPS59132624A (ja) * | 1983-01-19 | 1984-07-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPS607736A (ja) * | 1983-06-27 | 1985-01-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6010644A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| US4532002A (en) * | 1984-04-10 | 1985-07-30 | Rca Corporation | Multilayer planarizing structure for lift-off technique |
| US4557797A (en) * | 1984-06-01 | 1985-12-10 | Texas Instruments Incorporated | Resist process using anti-reflective coating |
-
1985
- 1985-12-25 JP JP60295063A patent/JPS62150826A/ja active Granted
-
1986
- 1986-12-15 US US06/942,076 patent/US4792534A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4792534A (en) | 1988-12-20 |
| JPS62150826A (ja) | 1987-07-04 |
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