JPH0476733A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置の制御記憶手段に関する。

〔概要〕

本発明は、マイクロプログラミングについてオーバレイ
方式の制御記憶手段を用いるデータ処理装置において、 この外部記憶手段の論理アドレス生成手段の出力と制御
記憶手段の物理アドレスで呼び出されたマイクロ命令の
格納手段の出力に応答することにより、 アドレス変換手段の動作を検証することができるように
したものである。

〔従来の技術〕

従来、制御記憶手段として高速で書き換えのできる記憶
装置を使った計算機で、制御記憶手段を書き換えること
によりマイクロプログラムを変更して使用するダイナミ
ック・マイクロプログラミングという技術があった。こ
のダイナミック・マイクロプログラミングを使用するこ
とにより機能の拡張が容易に行える。

また、機能拡張によるマイクロプログラムのステップ数
増加に伴う実装空間の拡大と制御記憶手段の価格の増加
との改善策としてオーバレイ技術がある。（例えば、特
公昭６１−４１４２２がある。）オーバレイ技術とは、
マイクロプログラムを使用頻度の高いルーチンと低いル
ーチンとに分割し、制御記憶手段に常駐エリアとオーバ
レイエリアとを設け、通常、常駐エリアに格納した使用
頻度の高いマイクロプログラムルーチンを従来と同じよ
うに実行し、使用頻度の低いマイクロプログラムルーチ
ンを必要とする場合には外部記憶手段から必要なマイク
ロプログラムステップを制御記憶手段のオーバレイエリ
アにロードするものである。この際に、外部記憶手段の
オーバレイエリアにあるマイクロプログラムルーチンの
ブロック番号とブロック内アドレスとからなる論理アド
レスを、制御記憶手段のオーバレイエリアのアドレスを
示す物理アドレスに変換する必要がある。このアドレス
変換部のエラーチエツクはパリティチエツク方式を通常
採用していた。

一方、制御記憶手段を使用したデータ処理装置の故障の
うち制御記憶手段の占める部分は大きく、この改善策と
して誤り訂正符号技術が採用されてきた。（例えば、特
公昭６２−０２７４１７がある。）その従来の誤り訂正
動作は以下の手順で行われている。

■　制御記憶手段からマイクロ命令を読出し、制御レジ
スタにセットする。

■　ＥＣＣ方式によってエラーをチエツクする。

■　エラーが検出されればそのマイクロ命令の実行が抑
止されるとともにシンドロームが作成される。

■　シンドロームをもとにエラーが訂正され再実行が行
われる。

手順■にあるＥＣＣ方式は、「誤り検出・訂正符号の応
用」　（情報処理、Ｖｏｌ、　２３、Ｎｏ、　４、ペー
ジ２９２）により広く知られている。このような従来の
誤り訂正技術で、制御記憶手段の信頼性は大幅に改善さ
れた。

〔発明が解決しようとする課題〕

このような従来の誤り訂正技術では、制御記憶手段のデ
ータのみを対象としてＦＣＣを生成してエラーを検出・
訂正しているので、ダイナミック・マイクロプログラミ
ングを使用する制御記憶手段を用いてオーバレイするデ
ータ処理装置で、論理アドレスから物理アドレスに変換
する過程の正当性をチエツクすることができない欠点が
あり、その結果、制御記憶手段の信頼性は充分に改善さ
れない状況にあった。

また、アドレス変換部の正当性をチエツクするために専
用のＥＣＣを採用することは可能であるが、ＦＣＣを付
加するためには多量のハードウェアの追加とマシンサイ
クルの増加とを伴う欠点があった。

本発明は、このような欠点を除去するもので、論理アド
レスから物理アドレスへの変換過程の正当性を評価する
ことができるデータ処理装置を提供することを目的とす
る。

〔課題を解決するための手段〕 本発明は、オーバレイの対象になる複数のマイクロ命令
から構成されるマイクロプログラムルーチンを保持する
オーバレイ領域をもつ外部記憶手段と、このオーバレイ
領域上のマイクロプログラムルーチンのブロック番号と
ブロック内アドレスからなる論理アドレスを生成する論
理アドレス生成手段と、上記マイクロ命令と上記論理ア
ドレスとから構成されるデータに対して生成された誤り
訂正コードを当該マイクロ命令に付加したマイクロ命令
語を記憶する制御記憶手段と、上記論理アドレス生成手
段で生成された論理アドレスを上記制御記憶手段の物理
アドレスに変換するアドレス変換手段とを備えたデータ
処理装置において、上記制御記憶手段から読み出された
当該マイクロ命令語を格納するマイクロ命令格納手段と
、上記論理アドレス生成手段の出力と上記マイクロ命令
格納手段の出力とに応答していずれか一方の出力の誤り
を検出する手段を含む誤り訂正手段とを備えたことを特
徴とする。ここで、上記誤り訂正手段は、上記マイクロ
命令格納手段の出力の誤りを検出したときに、このマイ
クロ命令格納手段の出力を訂正してこのマイクロ命令格
納手段に与える手段を含むことが望まれる。さらに、上
記誤り訂正手段は、上記論理アドレス生成手段の出力に
誤りを検出したときに、この論理アドレス生成手段の動
作を停止する手段を含むことが望まれる。

〔作用〕

制御記憶手段のオーバレイエリアには外部記憶装置から
のマイクロプログラムが格納されるが、この際に、アド
レス変換手段で外部記憶装置の論理アドレスが制御記憶
手段の物理アドレスに変換される。このアドレス変換手
段の検証を、外部記憶手段の論理アドレス生成手段の出
力と制御記憶手段の物理アドレスで呼び出されたマイク
ロ命令の格納手段の出力とに応答することで行い、物理
アドレスの誤りは自動修正される。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。

第１図はこの実施例を示すブロック図である。

この実施例は、第１図に示すように、オーバレイの対象
となる論理アドレスとマイクロ命令に対して生成法のＥ
ＣＣを付加したマイクロプログラムとをオーバレイエリ
アに保持する外部記憶手段１と、外部記憶手段１から取
り出されたデータを格納するデータレジスタ２と、デー
タレジスタ２を介して供給されるＥＣＣを付加したマイ
クロプログラムを保持する制御記憶手段３と、切替回路
１２を介して制御記憶手段３から読み出されたマイクロ
命令を一時格納する制御レジスタ４と、制御レジスタ４
のマイクロ命令部分の出力を解読して制御信号を発生す
るデコーダ５と、デコーダ５の出力制御信号により制御
される演算回路６と、デコーダ５の出力制御信号により
外部記憶手段１のアドレスとリクエストとを生成する外
部記憶アクセス手段７と、外部記憶手段１のオーバレイ
エリアにあるマイクロプログラムルーチンのブロック番
号とブロック内アドレスとからなる論理アドレスを格納
する論理アドレスレジスタ８と、切替回路１０を介して
論理アドレスを制御記憶手段３のオーバレイエリアのア
ドレスである物理アドレスに変換し、制御記憶手段３に
供給するアドレス変換回路９と、切替回路１０から出力
された論理アドレスと制御レジスタ４に格納されている
ＥＣＣ付マイクロ命令とを入力して誤り訂正を行い、誤
り訂正可能の場合にマイクロ命令を訂正し、制御レジス
タ４、デコーダ５、演算回路６、外部記憶アクセス手段
７および論理アドレスレジスタ８に対して抑止信号を出
力する誤り訂正回路１１と、切替回路１０の出力値＋１
を生成する十Ｉ加算器１３とから構成されている。すな
わち、この実施例は、オーバレイの対象になる複数のマ
イクロ命令から構成されるマイクロプログラムルーチン
を保持するオーバレイ領域をもつ外部記憶手段１と、こ
のオーバレイ領域上のマイクロプログラムルーチンのブ
ロック番号とブロック内アドレスからなる論理アドレス
を生成する論理アドレス生成手段である論理アドレスレ
ジスタ８および＋１加算器１３と、上記マイクロ命令と
上記論理アドレスとから構成されるデータに対して生成
された誤り訂正コードを当該マイクロ命令に付加したマ
イクロ命令語を記憶する制御記憶手段３と、上記論理ア
ドレス生成手段で生成された論理アドレスを制御記憶手
段３の物理アドレスに変換するアドレス変換手段である
アドレス変換回路９とを備え、さらに、本発明の特徴と
する手段として、制御記憶手段３から読み出された当該
マイクロ命令語を格納するマイクロ命令格納手段である
制御レジスタ４と、上記論理アドレス生成手段の出力と
上記マイクロ命令格納手段の出力とに応答していずれか
一方の出力の誤りを検出する手段と、上記マイクロ命令
格納手段の出力の誤りを検出したときに、このマイクロ
命令格納手段の出力を訂正してこのマイクロ命令格納手
段に与える手段と、上記論理アドレス生成手段の出力に
誤りを検出したときに、この論理アドレス生成手段の動
作を停止する手段を含む誤り訂正手段である誤り訂正回
路１１とを備える。ここで、外部記憶手段１のオーバレ
イエリアと制御記憶手段３のオーバレイエリアとは、同
じ大きさのベージに分割されている。また、アドレス変
換回路９の中にはアドレス変換テーブルがある。このア
ドレス変換テーブルは、制御記憶手段３のオーツ−レイ
エリアを分割するページ数と同じ数のエン）　ＩＪ数が
ある。論理アドレスから物理アドレスへの変換はコンプ
ルエンド法を使用している。

次に、本実施例の動作を説朋する。

論理アドレスレジスタ８の格納する論理アドレスは切替
回路１０を介してアドレス変換回路９と誤り訂正回路１
１と＋１加算器１３とに供給される。アドレス変換回路
９は、供給された論理アドレスを物理アドレスに変換す
る。この物理アドレスは制御記憶手段３をアクセスし、
制御記憶手段３から読み出されたＥＣＣ付マイクロ命令
は切替回路１２を介して制御レジスタ４に格納される。

制御レジスタ４の出力データは誤り訂正回路１１とデコ
ーダ５とに供給される。

一方、＋１加算器１３に供給された論理アドレスは、「
１」加算され、次に実行するアドレスとして論理アドレ
スレジスタ８に格納される。この動作を繰り返すことに
より、連続したアドレスに割当てられたマイクロプログ
ラムが順次実行できる。

また、マイクロ命令がマイクロプログラムの分岐を指示
した場合に、制御レジスタ４の分岐先アドレスフィール
ドの値を切替回路１０を介して、分岐先論理アドレスと
してアドレス変換回路９に供給する。アドレス変換回路
９は、この論理アドレスを分岐先物理アドレスに変換し
て制御記憶手段３から分岐先マイクロ命令を読み出す。

誤り訂正回路１１は、供給された前記制御レジスタ４の
出力データと前記論理アドレスとともに誤り検出を行う
。誤り検出の結果、制御レジスタ４の出力データに誤り
があった場合に、抑止信号１１０を送出し、制御レジス
タ４の出力データを訂正し、誤り訂正信号１１１　とし
て切替回路１２を介して制御レジスタ４へ供給し、再実
行する。論理アドレスに誤りを検出した場合にエラー検
出信号を送出して動作を停止する。

次に、誤り訂正回路１１の動作の詳細を第２図に基づき
説明する。シンドローム生成回路１５は、切換回路１０
の出力データである論理アドレス１００、制御レジスタ
４の出力データのデータ部４０および制御レジスタ４の
出力データのＥＣＣ部４１を入力してシンドロームを生
成する。シンドロームデコード回路１６は、このシンド
ローム生成回路１５で生成されたシンドローム１５０を
デコードする。訂正回路１７は、制御レジスタ４の出力
データのデータ部４０およびシンドロームデコード回路
１６から出力された誤りビット位置指摘信号１６０を人
力し、制御レジスタ４の出力データのデータ部４０の誤
りを誤りビット位置指摘信号１６０が指示するビット位
置にあるデータ部４０の１ビツトのデータを反転するこ
とにより誤りを訂正し、誤り訂正後に、制御レジスタ４
のデータ部１７０を切換回路１２を介して制御レジスタ
４へ出力する。

〔発明の効果〕

本発明は、以上説明したように、マイクロプログラム実
行時に論理アドレスとマイクロ命令に対して生成したＦ
ＣＣとを採用し、誤り訂正回路でマイクロ命令の論理ア
ドレスとマイクロ命令をチエラグ並びに訂正することに
より、制御記憶自体の稼動性の向上に加えて、論理アド
レスから物理アドレスの変換の正当性を評価することか
らデータ処理装置の誤動作を未然に防止できる効果があ
る。

さらに、マイクロプログラム実行時に論理アドレスとマ
イクロ命令に対して生成したＦＣＣを採用し、誤り訂正
回路でマイクロ命令の論理アドレスとマイクロ命令をチ
エツク並びに訂正することによりアドレス変換回路専用
ＦＣＣを設ける必要がないので、ハードウェア量を低減
し、マシンサイクルの増加を伴わない形で論理アドレス
から物理アドレスの変換の正当性を検証する手段を実現
できる効果がある。

１・・・外部記憶手段、２・・・データレジスタ、３・
・制御記憶手段、４・・・制御レジスタ、５・・・デコ
ーダ、６・・・演算回路、７・・・外部記憶アクセス手
段、訃・・論理アドレスレジスタ、９・・・アドレス変
換回路、１０．１２・・・切替回路、１１・・・誤り訂
正回路、１３・・・÷１加算器、１５・・・ンンドロー
ム生成回路、１６・・・シンドロームデコード回路、１
７・・・訂正回路。

Claims (1)

1. 【特許請求の範囲】 １、オーバレイの対象になる複数のマイクロ命令から構
   成されるマイクロプログラムルーチンを保持するオーバ
   レイ領域をもつ外部記憶手段と、このオーバレイ領域上
   のマイクロプログラムルーチンのブロック番号とブロッ
   ク内アドレスからなる論理アドレスを生成する論理アド
   レス生成手段と、 上記マイクロ命令と上記論理アドレスとから構成される
   データに対して生成された誤り訂正コードを当該マイク
   ロ命令に付加したマイクロ命令語を記憶する制御記憶手
   段と、 上記論理アドレス生成手段で生成された論理アドレスを
   上記制御記憶手段の物理アドレスに変換するアドレス変
   換手段と を備えたデータ処理装置において、 上記制御記憶手段から読み出された当該マイクロ命令語
   を格納するマイクロ命令格納手段と、上記論理アドレス
   生成手段の出力と上記マイクロ命令格納手段の出力とに
   応答していずれか一方の出力の誤りを検出する手段を含
   む誤り訂正手段と を備えたことを特徴とするデータ処理装置。 ２、上記誤り訂正手段は、上記マイクロ命令格納手段の
   出力の誤りを検出したときに、このマイクロ命令格納手
   段の出力を訂正してこのマイクロ命令格納手段に与える
   手段を含む請求項１記載のデータ処理装置。 ３、上記誤り訂正手段は、上記論理アドレス生成手段の
   出力に誤りを検出したときに、この論理アドレス生成手
   段の動作を停止する手段を含む請求項２記載のデータ処
   理装置。