JPH0476949A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0476949A JPH0476949A JP2191728A JP19172890A JPH0476949A JP H0476949 A JPH0476949 A JP H0476949A JP 2191728 A JP2191728 A JP 2191728A JP 19172890 A JP19172890 A JP 19172890A JP H0476949 A JPH0476949 A JP H0476949A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にＭＯＳスタティッ
クＲＡＭのメモリセル構造に関する。
クＲＡＭのメモリセル構造に関する。
従来のこの種のＭＯＳスタテックＲＡＭのメモリセルの
平面図を第５図に、メモリセルの主要部の平面配置図を
第６図に、第５図Ｂ−Ｂ′線断面図を第７図に示す。ま
た、このＭＯＳスタティックＲＡＭのメモリセル回路図
は、第４図に示すようになる。
平面図を第５図に、メモリセルの主要部の平面配置図を
第６図に、第５図Ｂ−Ｂ′線断面図を第７図に示す。ま
た、このＭＯＳスタティックＲＡＭのメモリセル回路図
は、第４図に示すようになる。
Ｎ型シリコン基板９にＰ型ウェル１０をイオン注入によ
り形成し、Ｐ型ウェル１０内にＬＯＣＯ８法で素子分離
パターン２の形状を有する素子分離シリコン酸化膜１１
を形成する０次にゲート酸化膜１４を熱酸化によって形
成し、コンタクト孔８を開孔した後、多結晶シリコンを
堆積、パターンニングしてゲート電極３を形成する。次
にイオン注入によりソースドレイン拡散領域を形成した
のち、層膜絶縁膜１２ａを堆積してコンタクト孔７を開
孔したのち、抵抗体としての多結晶シリコン６を堆積、
パターンニングして形成する０次に眉間絶縁１１２ｂを
堆積し、コンタクト孔４を開孔したのち金属配線５を形
成する。最後にパッシベーション膜１３を堆積する。こ
れによりメモリセルが形成され、Ｑｌ、Ｑ２がトランス
ファトランジスタ、Ｑｓ、Ｑａがドライバートランジス
タとなる。
り形成し、Ｐ型ウェル１０内にＬＯＣＯ８法で素子分離
パターン２の形状を有する素子分離シリコン酸化膜１１
を形成する０次にゲート酸化膜１４を熱酸化によって形
成し、コンタクト孔８を開孔した後、多結晶シリコンを
堆積、パターンニングしてゲート電極３を形成する。次
にイオン注入によりソースドレイン拡散領域を形成した
のち、層膜絶縁膜１２ａを堆積してコンタクト孔７を開
孔したのち、抵抗体としての多結晶シリコン６を堆積、
パターンニングして形成する０次に眉間絶縁１１２ｂを
堆積し、コンタクト孔４を開孔したのち金属配線５を形
成する。最後にパッシベーション膜１３を堆積する。こ
れによりメモリセルが形成され、Ｑｌ、Ｑ２がトランス
ファトランジスタ、Ｑｓ、Ｑａがドライバートランジス
タとなる。
また、素子分離を素子分離シリコン膜１１を形成せずに
素子分離パターン２の形状に溝をエツチングにより掘り
、その溝に絶縁物を埋め込むことにより、素子分離をお
こない、その他の工程は前記従来例と同様に形成すると
いう方法もある。
素子分離パターン２の形状に溝をエツチングにより掘り
、その溝に絶縁物を埋め込むことにより、素子分離をお
こない、その他の工程は前記従来例と同様に形成すると
いう方法もある。
近年ＭＯＳスタティックＲＡＭは大容量化に伴ない加工
技術の微細化が年々進み、ＩＭビットスタティックＲＡ
Ｍでは０．８μｍ、４ＭビットスタティックＲＡＭでは
０．５〜０．６μｍの加工技術が必要となっている。さ
らに素子が微細化すると素子自体の加工精度が大きな問
題となってくる。ＭＯＳスタティックＲＡＭのメモリセ
ルの安定性を良くする為にはトランジスタを精度良く加
工する必要がある。特にトランジスタのチャネル長の微
細化を進めるとともにチャネル幅の微細加工技術も重要
になってきている。ＭＯＳスタティックＲＡＭにおいて
、最も狭いチャネル幅は主にメモリセルのトランスファ
トランジスタに用いられている。これは、メモリセルの
安定性がドライバトランジスタとの能力比の大きさで決
まり、チャネル幅が狭い方が、レイアウト面積が小さく
なるということによる。
技術の微細化が年々進み、ＩＭビットスタティックＲＡ
Ｍでは０．８μｍ、４ＭビットスタティックＲＡＭでは
０．５〜０．６μｍの加工技術が必要となっている。さ
らに素子が微細化すると素子自体の加工精度が大きな問
題となってくる。ＭＯＳスタティックＲＡＭのメモリセ
ルの安定性を良くする為にはトランジスタを精度良く加
工する必要がある。特にトランジスタのチャネル長の微
細化を進めるとともにチャネル幅の微細加工技術も重要
になってきている。ＭＯＳスタティックＲＡＭにおいて
、最も狭いチャネル幅は主にメモリセルのトランスファ
トランジスタに用いられている。これは、メモリセルの
安定性がドライバトランジスタとの能力比の大きさで決
まり、チャネル幅が狭い方が、レイアウト面積が小さく
なるということによる。
しかし従来の技術であるＬＯＣＯ５分離法では、バーズ
ビークにより素子領域に酸化膜がくい込んで形成される
。さらに素子分離のパターンが微細な矩形である為、酸
化後に素子領域は局部的に狭くなるように成長してしま
う。
ビークにより素子領域に酸化膜がくい込んで形成される
。さらに素子分離のパターンが微細な矩形である為、酸
化後に素子領域は局部的に狭くなるように成長してしま
う。
前述のようにトランスファトランジスタ部のチャネル幅
は他より狭いので、素子分離酸化膜形成後にさらにチャ
ネル幅が狭くなりやすくなる。トランジスタの電流能力
を低下させることにより、ＭＯＳスタティックＲＡＭの
低電圧での動作余裕を小さくするという欠点となる。
は他より狭いので、素子分離酸化膜形成後にさらにチャ
ネル幅が狭くなりやすくなる。トランジスタの電流能力
を低下させることにより、ＭＯＳスタティックＲＡＭの
低電圧での動作余裕を小さくするという欠点となる。
また、ＭＯＳスタティックＲＡＭの素子分離を全て溝分
離法で形成する方法では分離パターンが複雑である為に
、溝を形成後に絶縁物を埋込む技術が難しく、渭が曲が
っている部分などが埋まりに＜＜、分離に安定性がない
という欠点がある。
離法で形成する方法では分離パターンが複雑である為に
、溝を形成後に絶縁物を埋込む技術が難しく、渭が曲が
っている部分などが埋まりに＜＜、分離に安定性がない
という欠点がある。
本発明の半導体記憶装置は１対のＭＩＳＩ−ランジスタ
で構成されるフリップフロップと該スリップスロップの
ノードからデータ線へデータを出し入れする１対のスイ
ッチ用のＭＩＳトランジスタを有し、前記スイッチ用ト
ランジスタのチャネル領域と該チャネル領域に接する領
域に絶縁物を埋込んだ溝を有している。
で構成されるフリップフロップと該スリップスロップの
ノードからデータ線へデータを出し入れする１対のスイ
ッチ用のＭＩＳトランジスタを有し、前記スイッチ用ト
ランジスタのチャネル領域と該チャネル領域に接する領
域に絶縁物を埋込んだ溝を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の平面図、第２図は本実施例
の主要部の平面配置図、第３図は第１図のＡＡ’線縦線
面断面図り、本実施例の回路図は第４図のようになる。
の主要部の平面配置図、第３図は第１図のＡＡ’線縦線
面断面図り、本実施例の回路図は第４図のようになる。
Ｎ型シリコン基板９上のＰ型のイオン不純物を注入しな
Ｐ型ウェル１０上に形成されたトランジスタＱｌ、Ｑ２
のチャネル領域１０１，１０２の外側に、漬１をエツチ
ングにより開孔する。これは絶縁物によって埋め込む０
次に他の素子をＬＯＣｏＳ法によって分離する為素子分
離パターン２をパターニングし、ＬＯＣＯ３法によって
シリコン基板９を酸化して素子分離シリコン酸化膜１１
を成長させる。この後の工程は、従来のＭＯＳスタティ
ックＲＡＭのメモリセルと同様にゲート酸化膜１４を成
長し、ゲート電極３を形成し、眉間絶縁膜１２ａを堆積
し、抵抗体としての多結晶シリコン６とゲート電極３あ
るいはＮ型拡散層を接続する為にコンタクト孔７を開孔
し、抵抗体としての多結晶シリコン６を堆積パターニン
グする。この後、眉間絶縁膜１２ｂを堆積し、金属配！
ｉ５とＮ型拡散層を接続する為のコンタクト孔４を開孔
、データ線となる金属配線５を形成し、パッシベーショ
ン膜１３を形成する。
Ｐ型ウェル１０上に形成されたトランジスタＱｌ、Ｑ２
のチャネル領域１０１，１０２の外側に、漬１をエツチ
ングにより開孔する。これは絶縁物によって埋め込む０
次に他の素子をＬＯＣｏＳ法によって分離する為素子分
離パターン２をパターニングし、ＬＯＣＯ３法によって
シリコン基板９を酸化して素子分離シリコン酸化膜１１
を成長させる。この後の工程は、従来のＭＯＳスタティ
ックＲＡＭのメモリセルと同様にゲート酸化膜１４を成
長し、ゲート電極３を形成し、眉間絶縁膜１２ａを堆積
し、抵抗体としての多結晶シリコン６とゲート電極３あ
るいはＮ型拡散層を接続する為にコンタクト孔７を開孔
し、抵抗体としての多結晶シリコン６を堆積パターニン
グする。この後、眉間絶縁膜１２ｂを堆積し、金属配！
ｉ５とＮ型拡散層を接続する為のコンタクト孔４を開孔
、データ線となる金属配線５を形成し、パッシベーショ
ン膜１３を形成する。
トランスファトランジスタＱｌ、Ｑ２のチャネル領域１
０１，１０２は、渭１によってチャネル幅を設定し、渭
１は他の素子との素子分離領域となっている。さらに、
他の素子領域以外はＬＯＣＯ８法で酸化膜を成長するこ
とによって素子を分離している。
０１，１０２は、渭１によってチャネル幅を設定し、渭
１は他の素子との素子分離領域となっている。さらに、
他の素子領域以外はＬＯＣＯ８法で酸化膜を成長するこ
とによって素子を分離している。
以上説明したように本発明は、ＭＯＳスタティックＲＡ
、 Ｍのトランスファトランジスタのチャネル領域の素
子分離法に溝分離法を使用することにより素子領域への
バーズビーク等による食い込みが無くなる。つまり、微
細なチャネル幅も加工可能であり、電気特性的にも安定
させることができる効果がある。
、 Ｍのトランスファトランジスタのチャネル領域の素
子分離法に溝分離法を使用することにより素子領域への
バーズビーク等による食い込みが無くなる。つまり、微
細なチャネル幅も加工可能であり、電気特性的にも安定
させることができる効果がある。
また、微細なチャネル幅を要求されるメモリセルのトラ
ンスファトランジスタ部以外の素子分離には従来技術で
あるＬＯＣＯ８法で分離することができる。その上、溝
の形状も単純である為、メモリセル全体の素子分離を全
部溝で分離するよりも簡単に埋め込むことができ、歩留
りも安定するという効果がある。
ンスファトランジスタ部以外の素子分離には従来技術で
あるＬＯＣＯ８法で分離することができる。その上、溝
の形状も単純である為、メモリセル全体の素子分離を全
部溝で分離するよりも簡単に埋め込むことができ、歩留
りも安定するという効果がある。
平面配置図、第３図は第１図のＡ−Ａ′＠縦断面図、第
４図は本発明の一実施例並びに従来の半導体記憶装置の
回路図、第５図、第６図は従来の半導体記憶装置の平面
図、平面配置図、第７図は第５図のＢ−Ｂ′！縮断面断
面図る。
４図は本発明の一実施例並びに従来の半導体記憶装置の
回路図、第５図、第６図は従来の半導体記憶装置の平面
図、平面配置図、第７図は第５図のＢ−Ｂ′！縮断面断
面図る。
１・・・溝、２・・・素子分離パターン、３・・・ゲー
ト電極、４，７．８・・・コンタクト孔、５・・・金属
配線、６・・・抵抗体として多結晶シリコン、９・・・
Ｎ型シリコン基板、１０・・・Ｐ型ウェル、１１・・・
素子分離シリコン酸化膜、１２ａ、１２ｂ・・・層間絶
縁膜、１３・・・パッシベーション膜、１４・・・ゲー
ト酸化膜、１０１，１０２・・・トランスファトランジ
スタのチャネル領域。
ト電極、４，７．８・・・コンタクト孔、５・・・金属
配線、６・・・抵抗体として多結晶シリコン、９・・・
Ｎ型シリコン基板、１０・・・Ｐ型ウェル、１１・・・
素子分離シリコン酸化膜、１２ａ、１２ｂ・・・層間絶
縁膜、１３・・・パッシベーション膜、１４・・・ゲー
ト酸化膜、１０１，１０２・・・トランスファトランジ
スタのチャネル領域。
Ｑｌ、Ｑ２・・・トランスファトランジスタ、Ｑ３．Ｑ
４・・・ドライバートランジスタ、Ｒ１Ｒ２・・・抵抗
、Ｄ、Ｄ・・・データ線。
４・・・ドライバートランジスタ、Ｒ１Ｒ２・・・抵抗
、Ｄ、Ｄ・・・データ線。
第１図、第２図は本発明の一実施例の平面図。
Claims (1)
- １対のＭＩＳトランジスタで構成されるフリップフロ
ップと該フリップフロップの蓄積ノードからデータ線へ
データを出し入れする１対のスイッチ用のＭＩＳトラン
ジスタを有する半導体記憶装置において、前記スイッチ
用ＭＩＳトランジスタのチャネル領域と該チャネル領域
に接する領域に絶縁物を埋込んだ溝を有していることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191728A JPH0476949A (ja) | 1990-07-19 | 1990-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191728A JPH0476949A (ja) | 1990-07-19 | 1990-07-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476949A true JPH0476949A (ja) | 1992-03-11 |
Family
ID=16279504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191728A Pending JPH0476949A (ja) | 1990-07-19 | 1990-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606202A (en) * | 1995-04-25 | 1997-02-25 | International Business Machines, Corporation | Planarized gate conductor on substrates with above-surface isolation |
-
1990
- 1990-07-19 JP JP2191728A patent/JPH0476949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606202A (en) * | 1995-04-25 | 1997-02-25 | International Business Machines, Corporation | Planarized gate conductor on substrates with above-surface isolation |
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