JPS587883A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS587883A JPS587883A JP56105887A JP10588781A JPS587883A JP S587883 A JPS587883 A JP S587883A JP 56105887 A JP56105887 A JP 56105887A JP 10588781 A JP10588781 A JP 10588781A JP S587883 A JPS587883 A JP S587883A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- substrate
- type
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にシリコン基板を用いた集積回
路、詳しくは、接合型電界効果トランジスタ及びこれを
含んだ集積回路装置に関する。
路、詳しくは、接合型電界効果トランジスタ及びこれを
含んだ集積回路装置に関する。
シリコン基板を用いた集積回路はいわゆるブレーナ接衝
を使ったバイポーラ型シリコン表面を用いたＭ）Ｓ （
Ｍｅｔｓ＋Ｉ ５ｉｌｉｃｏｎ−ｄｉｙｉｄｅ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ ）型の集積回路が特Ｋ ｌｌ＆
）Ｓ型はその高集積化し易い点から極めて多くの集積回
路に使用され、１チツプマイクロコンビーータ等にみら
れる様に驚くべき機能を持たせることができるまでにな
っている。
を使ったバイポーラ型シリコン表面を用いたＭ）Ｓ （
Ｍｅｔｓ＋Ｉ ５ｉｌｉｃｏｎ−ｄｉｙｉｄｅ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ ）型の集積回路が特Ｋ ｌｌ＆
）Ｓ型はその高集積化し易い点から極めて多くの集積回
路に使用され、１チツプマイクロコンビーータ等にみら
れる様に驚くべき機能を持たせることができるまでにな
っている。
このように現在はバイポーラ型あるいはＭＯＳ型が多用
されているわけであるが、これは他の素子が接合型の電
界効果トランジスタの如きにみられるようにトランジス
タ間の分離方法が困難でありかつ大面積を占有するため
高集積化が困難となること、また低電圧で駆動させるに
は不純物一度プロファイルの急峻でかつ薄いエピタキシ
ャル層が必要であったからである。しかしながら減圧エ
ピタキシャル装置、イオン注入装置の利用により、この
制限は除々に解除されつつある。
されているわけであるが、これは他の素子が接合型の電
界効果トランジスタの如きにみられるようにトランジス
タ間の分離方法が困難でありかつ大面積を占有するため
高集積化が困難となること、また低電圧で駆動させるに
は不純物一度プロファイルの急峻でかつ薄いエピタキシ
ャル層が必要であったからである。しかしながら減圧エ
ピタキシャル装置、イオン注入装置の利用により、この
制限は除々に解除されつつある。
＃ｌ！Ｊ１図は従来から多用されているプレーナー型の
接合型電界効果型トランジスタの断面を示すものである
。ｐ型の不純物を高ＩＩ度含むシリコン基板１上にｎ型
のエピタキシャル膜２を形成し、ｎ型の高濃度不純物を
含むソース３及びドレイン４を拡散形成し、さらにｐ型
の高濃度不純物層によリゲート５を又同じく素子間分離
部６を形成してあり平面構造のため集積化し易い特徴が
ある。しかしながらｐ−ｎ接合による分離のため、分離
に必要な面積が大きく又浮遊キャパシタンスが大きくな
るという欠点を有する。
接合型電界効果型トランジスタの断面を示すものである
。ｐ型の不純物を高ＩＩ度含むシリコン基板１上にｎ型
のエピタキシャル膜２を形成し、ｎ型の高濃度不純物を
含むソース３及びドレイン４を拡散形成し、さらにｐ型
の高濃度不純物層によリゲート５を又同じく素子間分離
部６を形成してあり平面構造のため集積化し易い特徴が
ある。しかしながらｐ−ｎ接合による分離のため、分離
に必要な面積が大きく又浮遊キャパシタンスが大きくな
るという欠点を有する。
第２図はアイ・イー・イー・イー・ジャーナル・オブ・
ソリッドステートサーキット（ＩＥＩ；ＥＪＯＵＲＮＡ
Ｌ ＯＦ’ ８０ＬＩＤ−８ＴＡＴｊｇ ＣＩＲＣＴＪ
ＩＴＳ） Ｂｏ第５Ｃ−１５巻 第４号６５６−６６０
ページに記載されたオサム・ミナト他６名による論文に
述べられた埋め込み型接合電界効果トランジスタの例で
ある。この素子はｎｆＪｌ基板１０中にコンプリメタＩ
Ｊ −ＭＯＳでｐ−ウェルと呼ばれているｐ型の拡散層
と同時に形成されたゲートとなるｐ型の領域１１ を
鋏け、さらにドレイン１２ 及びソース１３ となる
ｎｆｉの領域を設けそれぞれに電極を設けたものであり
、この論文の例では、この接合型電界効果トランジスタ
を負荷にし電源を基板から取り、かつゲート領域１１は
コンプリメンタリＣＭＯ８のｐ−ウェルとしているため
、接合型電界効果トランジスタのドレインゲートの基板
表面への取り出しは集積Ｉｏ回回路体で共通に各々１一
箇所から取り出せ、各々のトランジスタはソース電極だ
けそれぞれ取り出せばよいこととなり集積肚を上げるこ
とに大きく寄与している。しかしながらこの構造ではベ
ース領域をｐ−ウェルと同時に製作するため、その基板
に対するいわゆる接合深さは４ミクロンとなり、横方向
の拡散ひろがりにより、おのずとその大きさは制限され
ることとなり、高密度集積化する上で１〜２ミクロン程
度のパターンにすると大きな障害となる。才たこの接合
型電界効果トランジスタは特殊な使用例で、一般にこの
型のトランジスタを基本とする集積回路ではさらにゲー
ト頭竣へのオーミ・り接合、及びトランジスタ間の分離
を必要とするので、一般的なソース、ケート、ドレイン
を認愈の電位で用いる集積回路の基本素子とはなり得な
い。
ソリッドステートサーキット（ＩＥＩ；ＥＪＯＵＲＮＡ
Ｌ ＯＦ’ ８０ＬＩＤ−８ＴＡＴｊｇ ＣＩＲＣＴＪ
ＩＴＳ） Ｂｏ第５Ｃ−１５巻 第４号６５６−６６０
ページに記載されたオサム・ミナト他６名による論文に
述べられた埋め込み型接合電界効果トランジスタの例で
ある。この素子はｎｆＪｌ基板１０中にコンプリメタＩ
Ｊ −ＭＯＳでｐ−ウェルと呼ばれているｐ型の拡散層
と同時に形成されたゲートとなるｐ型の領域１１ を
鋏け、さらにドレイン１２ 及びソース１３ となる
ｎｆｉの領域を設けそれぞれに電極を設けたものであり
、この論文の例では、この接合型電界効果トランジスタ
を負荷にし電源を基板から取り、かつゲート領域１１は
コンプリメンタリＣＭＯ８のｐ−ウェルとしているため
、接合型電界効果トランジスタのドレインゲートの基板
表面への取り出しは集積Ｉｏ回回路体で共通に各々１一
箇所から取り出せ、各々のトランジスタはソース電極だ
けそれぞれ取り出せばよいこととなり集積肚を上げるこ
とに大きく寄与している。しかしながらこの構造ではベ
ース領域をｐ−ウェルと同時に製作するため、その基板
に対するいわゆる接合深さは４ミクロンとなり、横方向
の拡散ひろがりにより、おのずとその大きさは制限され
ることとなり、高密度集積化する上で１〜２ミクロン程
度のパターンにすると大きな障害となる。才たこの接合
型電界効果トランジスタは特殊な使用例で、一般にこの
型のトランジスタを基本とする集積回路ではさらにゲー
ト頭竣へのオーミ・り接合、及びトランジスタ間の分離
を必要とするので、一般的なソース、ケート、ドレイン
を認愈の電位で用いる集積回路の基本素子とはなり得な
い。
本発明の目的は従来困難であった一般的な使用に耐え得
、しかも超高密度化に非常に適した半導体装置を提供す
ることにある。
、しかも超高密度化に非常に適した半導体装置を提供す
ることにある。
本発明によれば、シリコン基板上に形成され、そのソー
ス部、ドレイン部、あるいはチャンネル部となる単結晶
層の少くさも１つが基板単結晶に接し、かつチャンネル
部の一部が基板と絶縁物層を介して形成された単結晶層
からなる構造を含むことを特徴とする半導体装置が得ら
れる。
ス部、ドレイン部、あるいはチャンネル部となる単結晶
層の少くさも１つが基板単結晶に接し、かつチャンネル
部の一部が基板と絶縁物層を介して形成された単結晶層
からなる構造を含むことを特徴とする半導体装置が得ら
れる。
本発明によ゛る半導体装置はチャンネルがシリコン基板
上に付着された絶縁物の上にエピタキシャル成長したシ
リコンにあり、そのシリコン膜表面に形成されたゲート
によりチャンネルのコンダクタンスが制御される。従っ
てこの素子の良否はこのエピタキシャル技術による所が
大きい。この絶縁膜としてシリコンの熱酸化膜を使用す
ると製造工程で今まで使いなれたものであり、極めて良
い制御性でもって形成できる。しかしながらシリコンの
熱酸化膜は非晶質であり、この上にシリコン単結晶を形
成することは通常のエピタキシャル技術では困難である
。付着しても多結晶になつＣしまうからである。本発明
者の災験によれば、水素希釈したＳｉ八へＩ、と塩酸混
合ガスを用い、基板温度〜ｔｏｓｏ℃ｓ度及びｇＱ’１
ｂｒｒの減圧中でエピタキシャル成長させると、シリコ
ン酸化膜が開口され露出した単結晶シリコン基板面に成
長し、続けて成長させるとシリコン酸化膜上にはり出し
て行き開口部から１０μｍ程度離れた位置では本デバイ
スに使用できるには充分な厚さの単結晶シリコンエピタ
キシャル膜が成長する。こうして得られた膜は従来知ら
れているレーザーアニール技ＩＲＴ Ｋよる膜より平滑
性、結晶性に優れていることが確かめられた。
上に付着された絶縁物の上にエピタキシャル成長したシ
リコンにあり、そのシリコン膜表面に形成されたゲート
によりチャンネルのコンダクタンスが制御される。従っ
てこの素子の良否はこのエピタキシャル技術による所が
大きい。この絶縁膜としてシリコンの熱酸化膜を使用す
ると製造工程で今まで使いなれたものであり、極めて良
い制御性でもって形成できる。しかしながらシリコンの
熱酸化膜は非晶質であり、この上にシリコン単結晶を形
成することは通常のエピタキシャル技術では困難である
。付着しても多結晶になつＣしまうからである。本発明
者の災験によれば、水素希釈したＳｉ八へＩ、と塩酸混
合ガスを用い、基板温度〜ｔｏｓｏ℃ｓ度及びｇＱ’１
ｂｒｒの減圧中でエピタキシャル成長させると、シリコ
ン酸化膜が開口され露出した単結晶シリコン基板面に成
長し、続けて成長させるとシリコン酸化膜上にはり出し
て行き開口部から１０μｍ程度離れた位置では本デバイ
スに使用できるには充分な厚さの単結晶シリコンエピタ
キシャル膜が成長する。こうして得られた膜は従来知ら
れているレーザーアニール技ＩＲＴ Ｋよる膜より平滑
性、結晶性に優れていることが確かめられた。
第３図は本発明の第１の実施例とその製造工程を説明す
るための図である。同図に示す接合型電界効果トランジ
スタはｎ型低比抵抗単結晶基板父上に熱酸化膜３１
を形成し、一部を写真蝕刻法により除去し、その上にｎ
型高比抵抗のシリコン単結晶エピタキシャル層３２
ｉｌ−成長し第３図（ａ）の状態を得る。続いて数１ｏ
ｏＸ程度のシリコン酸化膜３３．３卯コン窒化膜詞 を
付着し、トランジスタを形成する領域のみを残してエツ
チング除去した後、熱酸化することにより、分嶋用の絶
縁物帯話を得る（第３図（ｂ））。次にゲート領域とな
る部分のみに上記団、３４のシリコン酸化膜、窒化膜を
残し熱拡散あるいはイオン注入法によりソース及びドレ
インとなる不純物領域３６ を得る。さらに熱酸化し
ソースドレイン上に酸化膜３７ を成長させておき（
（Ｃ）図）、窒化膜を除去しｐ型の不純物をドープし自
己整合的にソース３９ 及びドレイン％に対してゲー
ト蕊 を得る。この工程ではソースとなる領域からシリ
コンエピタキシャル膜を成長させ、第３図（ｄｌの断面
を持つ素子を得ることができた。この断面を持つ素子は
ソース３９ が基板間に直接接しているので、基板か
ら電流を供給することが可能であるから、集積化した場
合、表面上での配線を一本減らすことが可能である。又
、本実施例に使用したエピタキシャル技術を使えば、本
実施例の素子が単結晶シリコンのエピタキシャル薄膜上
に形成されているので、第３図（ｄ）図のゲートを配線
し、絶縁膜で覆った後のドレイン圀上のシリコン酸化膜
３７ の一部を開口し、エピタキシャル成長すること
により第３図（ｄ）の上にさらに一臘の能動素子を含む
集積回路を３次元的に構（ 第３図の実施例に於て、エピタキシャル層を形成させる
に必要なシリコン基板面を適当に選べば、第４図に示し
た構造も得ることが可能である。第４図はｐ型のシリコ
ン基板４０ Ｋｆｌ型の接合型電界効果を形成した第
２の例であるが、ソース心及びドレイン４３ ともに
基板から絶縁膜４１を介して形成されているので集積回
路に使用したとき寄生の浮遊容量を減少させることが可
能であるので高速動作をさせることが可能である。
るための図である。同図に示す接合型電界効果トランジ
スタはｎ型低比抵抗単結晶基板父上に熱酸化膜３１
を形成し、一部を写真蝕刻法により除去し、その上にｎ
型高比抵抗のシリコン単結晶エピタキシャル層３２
ｉｌ−成長し第３図（ａ）の状態を得る。続いて数１ｏ
ｏＸ程度のシリコン酸化膜３３．３卯コン窒化膜詞 を
付着し、トランジスタを形成する領域のみを残してエツ
チング除去した後、熱酸化することにより、分嶋用の絶
縁物帯話を得る（第３図（ｂ））。次にゲート領域とな
る部分のみに上記団、３４のシリコン酸化膜、窒化膜を
残し熱拡散あるいはイオン注入法によりソース及びドレ
インとなる不純物領域３６ を得る。さらに熱酸化し
ソースドレイン上に酸化膜３７ を成長させておき（
（Ｃ）図）、窒化膜を除去しｐ型の不純物をドープし自
己整合的にソース３９ 及びドレイン％に対してゲー
ト蕊 を得る。この工程ではソースとなる領域からシリ
コンエピタキシャル膜を成長させ、第３図（ｄｌの断面
を持つ素子を得ることができた。この断面を持つ素子は
ソース３９ が基板間に直接接しているので、基板か
ら電流を供給することが可能であるから、集積化した場
合、表面上での配線を一本減らすことが可能である。又
、本実施例に使用したエピタキシャル技術を使えば、本
実施例の素子が単結晶シリコンのエピタキシャル薄膜上
に形成されているので、第３図（ｄ）図のゲートを配線
し、絶縁膜で覆った後のドレイン圀上のシリコン酸化膜
３７ の一部を開口し、エピタキシャル成長すること
により第３図（ｄ）の上にさらに一臘の能動素子を含む
集積回路を３次元的に構（ 第３図の実施例に於て、エピタキシャル層を形成させる
に必要なシリコン基板面を適当に選べば、第４図に示し
た構造も得ることが可能である。第４図はｐ型のシリコ
ン基板４０ Ｋｆｌ型の接合型電界効果を形成した第
２の例であるが、ソース心及びドレイン４３ ともに
基板から絶縁膜４１を介して形成されているので集積回
路に使用したとき寄生の浮遊容量を減少させることが可
能であるので高速動作をさせることが可能である。
以上の実施例ではｎチャンネル型の素子について述べて
来たが、もちろんｐチャンネル型素子が構成できること
は言うまでもない。また高集積化に適した工゛程の簡単
な例について述べて来た。実際に接合型電界効果トラン
ジスタの低雑音特性を追求した素子では、チャンネルと
絶縁膜が接しているＳＳ、８４図の実施例では不充分で
、絶縁膜上のチャンネル部とその絶縁膜界面にゲートと
同型の伝導型を与える不純物をドープする必要がある。
来たが、もちろんｐチャンネル型素子が構成できること
は言うまでもない。また高集積化に適した工゛程の簡単
な例について述べて来た。実際に接合型電界効果トラン
ジスタの低雑音特性を追求した素子では、チャンネルと
絶縁膜が接しているＳＳ、８４図の実施例では不充分で
、絶縁膜上のチャンネル部とその絶縁膜界面にゲートと
同型の伝導型を与える不純物をドープする必要がある。
しかしながら通常の場合でも、いわゆるＭＯ８型の素子
に比べ低雑音特性を示すので、雑音に関しては余裕のあ
る回路設計をすることが可能である。
に比べ低雑音特性を示すので、雑音に関しては余裕のあ
る回路設計をすることが可能である。
第１図は従来から使用されている接合分離型の横型接合
型電界効果トランジスタの断面を示す模式図である。１
は基板、２はエピタキシャル層、３はソース、４はドレ
イン、５はゲート、６は素子分離のため拡散層を示す。 第２図は集積回路に使用され高密度化に役立っている素
子の例で、１１は基板、１２ はソース、１３ はド
レイン、１４ はゲート會示す。第３図は本発明ｔＸ
ｌの実施例の断面構造とそのｌｓ造工程を説明するため
の図であり、（資）は基板、３１ はシリコン酸化膜
、３２ はエピタキシャル層、（はシリコン酸化膜、詞
はシリコン窒化膜、邸 はシリコン酸化膜による素子
分離帯、郭 はドレイン、３７ はシリコン酸化膜、羽
はゲート、３９ はソースを示す。第４図は第２の実施
例の断面構造を示す模式図で、旬 はシリコン基板、４
１は絶縁物、稔はソース、４３ はドレインを示す。 ？）３ 山 ３２ 第４ 口
型電界効果トランジスタの断面を示す模式図である。１
は基板、２はエピタキシャル層、３はソース、４はドレ
イン、５はゲート、６は素子分離のため拡散層を示す。 第２図は集積回路に使用され高密度化に役立っている素
子の例で、１１は基板、１２ はソース、１３ はド
レイン、１４ はゲート會示す。第３図は本発明ｔＸ
ｌの実施例の断面構造とそのｌｓ造工程を説明するため
の図であり、（資）は基板、３１ はシリコン酸化膜
、３２ はエピタキシャル層、（はシリコン酸化膜、詞
はシリコン窒化膜、邸 はシリコン酸化膜による素子
分離帯、郭 はドレイン、３７ はシリコン酸化膜、羽
はゲート、３９ はソースを示す。第４図は第２の実施
例の断面構造を示す模式図で、旬 はシリコン基板、４
１は絶縁物、稔はソース、４３ はドレインを示す。 ？）３ 山 ３２ 第４ 口
Claims (1)
- シリコン基板上に形成され、そのソース部、ドレイン部
、あるいはチャンネル部となる単結晶層の少くとも１つ
が下地単結晶に接し、かつチャンネル部の一部が下地単
結晶と絶縁物層を介して形成された単結晶層からなる構
造を含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105887A JPS587883A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105887A JPS587883A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587883A true JPS587883A (ja) | 1983-01-17 |
Family
ID=14419427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105887A Pending JPS587883A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161605A (ja) * | 1983-03-07 | 1984-09-12 | Nippon Sanso Kk | 酸素燃焼バ−ナを用いた燃焼装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53137677A (en) * | 1977-05-07 | 1978-12-01 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and its manufacture |
-
1981
- 1981-07-07 JP JP56105887A patent/JPS587883A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53137677A (en) * | 1977-05-07 | 1978-12-01 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161605A (ja) * | 1983-03-07 | 1984-09-12 | Nippon Sanso Kk | 酸素燃焼バ−ナを用いた燃焼装置 |
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