JPS5984464A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS5984464A JPS5984464A JP57195442A JP19544282A JPS5984464A JP S5984464 A JPS5984464 A JP S5984464A JP 57195442 A JP57195442 A JP 57195442A JP 19544282 A JP19544282 A JP 19544282A JP S5984464 A JPS5984464 A JP S5984464A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置、特に半導体基体内の分
離領域で他の部分と分離された部分に形成されるベース
を入力端子としかつ複数個のコレクタをそれぞれ出力端
子とするトランジスタと該トランジスタの前記ベースへ
定電流を供給する定電流回路素子とからなる論理ゲート
回路装置の製造方法に関するものである。
離領域で他の部分と分離された部分に形成されるベース
を入力端子としかつ複数個のコレクタをそれぞれ出力端
子とするトランジスタと該トランジスタの前記ベースへ
定電流を供給する定電流回路素子とからなる論理ゲート
回路装置の製造方法に関するものである。
以下、インテグレーテッド書インジェクション・ロジッ
ク（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏ
ｇｉｃ）回路装置（以下ｒＩＩＬ−ＩＣＪ という。
ク（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏ
ｇｉｃ）回路装置（以下ｒＩＩＬ−ＩＣＪ という。
）を例にとって説明する。
〔従来技術Ｊ
第１図（ａ）〜（ｅ）は従来のＩＩＬ・ＩＣの構造をよ
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただし、ここで示すのは出力（ｆａ
ｎ −ｏｕｔ ） １個の場合である。
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただし、ここで示すのは出力（ｆａ
ｎ −ｏｕｔ ） １個の場合である。
すなわち、このＩＩＬ・ＩＣはバイポーラＩＣで一般に
行なわれているように、ｐ形シリコン基板（１）−ヒに
ｎ形高不純物濃度（ｎ＋形と言い、以下これに準する。
行なわれているように、ｐ形シリコン基板（１）−ヒに
ｎ形高不純物濃度（ｎ＋形と言い、以下これに準する。
）埋込み層（２）を形成したのち、ｎ形像不純物濃度（
ｎ−形と言い、以下これに準する。）エピタキシャル層
（３）を成長させ、ついで酸化膜（１０１）と耐酸化膜
である窒化膜（２０１）とを順次形成して、所定形状に
パターニングし、これをマスクにしてｎ−形エピタキシ
ャル層（３）を所定深さだけエツチング除去してから、
イオン注入法によシチャネルカット防止層用ｐ形イオン
注入層（４）を形成し、窒化膜（２０１）をマスクとし
て選択酸化を行なって分離酸化膜（１０２）を形成する
〔第１図（ａ）〕。次に、窒化膜（２０１）と酸化膜（
１０１）とを除去したのち、あらためて薄い酸化膜（１
０３）を形成したのち、これを通し、所要のレジストマ
スク（この段階でのレジストマスクは図示せず。）を介
してホウ素イオンを注入して、ｎ−形エピタキシャル層
（３）に選択的にｐ−形層（６）を形成した後に、あら
ためて所要パターンのレジストマスク（３０１）を形成
し、これを用いて酸化膜（１０３）を通してホウ素イオ
ンを注入して、ｎ−形エピタキシャル層（３）にｐ＋形
層（７） 、 （８） 、 （９）を形成する〔第１図
（ｂ）〕。次にレジストマスク（３０１）を除去後、全
上面にＣＶＤ法によってリンガシスＬＪ（４０１）を成
長させた上で、このリンガラス膜（’４０１） 。
ｎ−形と言い、以下これに準する。）エピタキシャル層
（３）を成長させ、ついで酸化膜（１０１）と耐酸化膜
である窒化膜（２０１）とを順次形成して、所定形状に
パターニングし、これをマスクにしてｎ−形エピタキシ
ャル層（３）を所定深さだけエツチング除去してから、
イオン注入法によシチャネルカット防止層用ｐ形イオン
注入層（４）を形成し、窒化膜（２０１）をマスクとし
て選択酸化を行なって分離酸化膜（１０２）を形成する
〔第１図（ａ）〕。次に、窒化膜（２０１）と酸化膜（
１０１）とを除去したのち、あらためて薄い酸化膜（１
０３）を形成したのち、これを通し、所要のレジストマ
スク（この段階でのレジストマスクは図示せず。）を介
してホウ素イオンを注入して、ｎ−形エピタキシャル層
（３）に選択的にｐ−形層（６）を形成した後に、あら
ためて所要パターンのレジストマスク（３０１）を形成
し、これを用いて酸化膜（１０３）を通してホウ素イオ
ンを注入して、ｎ−形エピタキシャル層（３）にｐ＋形
層（７） 、 （８） 、 （９）を形成する〔第１図
（ｂ）〕。次にレジストマスク（３０１）を除去後、全
上面にＣＶＤ法によってリンガシスＬＪ（４０１）を成
長させた上で、このリンガラス膜（’４０１） 。
ｐ−形層（６）およびｐ＋形Ｍ＜１） 、 （ｓ） 、
（９）のアニーリングを同時に行なってｐ−形層（６
ａ）およびｐ＋形層（７ａ）、（８ａ）、（９ａ）を形
成させる〔第１図（Ｃ）〕。次に、ｐ−形／１ｆｆ（６
ａ）の上の一部にリンガラス膜（４０１）および酸化膜
（１０３）に窓をあけ、ここからｎ形不純物を導入し、
アニールすることによってｎ１°形ｆｉ（１０ａ）を形
成するとともに、ｐ−形Ｍ（６ａ＞ をｐ−形層（６
ｂ）に、ｐ＋形Ｊｍ（７ａ）、（８ａ）、（９ａ）を（
７ｂ）、（８ｂ）。
（９）のアニーリングを同時に行なってｐ−形層（６
ａ）およびｐ＋形層（７ａ）、（８ａ）、（９ａ）を形
成させる〔第１図（Ｃ）〕。次に、ｐ−形／１ｆｆ（６
ａ）の上の一部にリンガラス膜（４０１）および酸化膜
（１０３）に窓をあけ、ここからｎ形不純物を導入し、
アニールすることによってｎ１°形ｆｉ（１０ａ）を形
成するとともに、ｐ−形Ｍ（６ａ＞ をｐ−形層（６
ｂ）に、ｐ＋形Ｊｍ（７ａ）、（８ａ）、（９ａ）を（
７ｂ）、（８ｂ）。
（９ｂ）にそれぞれ成長させる〔第１図（ｄ）〕。つづ
いて、ｐ 形層（７ｂ）および（９ｂ）上にそれぞれ窓
をあけ、上記ｎ＋形層（１０ａ ）の上の窓の部分とと
もにそれぞれ金属シリサイド層（５０１）を介して電極
配線を行ない、ｐｎｐ ）ランジスタのエミッタであ
るｐ＋形／１ｌ（７ｂ）にインジェクタ電極（１１）を
、ｐｎｐ トランジスタのコレクタであｐｌかつ逆方
向動作ｎｐｎ ）ランジスタのベースであるｐ−形層（
６ｂ）につながる電極取出し用〆形Ｍ（９ｂ） にイン
プット電極（１２）を、さらに逆方向動作ｎｐｎ ）ラ
ンジスタのコレクタであるｎ＋形層（１０ａ） にア
ウトプット電１（１３）をそれぞれ接続形成して、との
ＩＩＬゲートを完成させる〔第１図（ｅ）〕。
いて、ｐ 形層（７ｂ）および（９ｂ）上にそれぞれ窓
をあけ、上記ｎ＋形層（１０ａ ）の上の窓の部分とと
もにそれぞれ金属シリサイド層（５０１）を介して電極
配線を行ない、ｐｎｐ ）ランジスタのエミッタであ
るｐ＋形／１ｌ（７ｂ）にインジェクタ電極（１１）を
、ｐｎｐ トランジスタのコレクタであｐｌかつ逆方
向動作ｎｐｎ ）ランジスタのベースであるｐ−形層（
６ｂ）につながる電極取出し用〆形Ｍ（９ｂ） にイン
プット電極（１２）を、さらに逆方向動作ｎｐｎ ）ラ
ンジスタのコレクタであるｎ＋形層（１０ａ） にア
ウトプット電１（１３）をそれぞれ接続形成して、との
ＩＩＬゲートを完成させる〔第１図（ｅ）〕。
以上基本的な１出力のＩＩＬゲートを示したが、第２図
はこの従来構造になる３出力と２本のグ−ト間配線とを
有するＩＩＬゲートの平面図で、（１３）、 （１４）
、 （１５） がそれぞれ第１のコレクタＣＩ＋第２
のコレクタＣ２、第３のコレクタＣ３につながれた３つ
のアウトプット電極、（２１）、 （２２）はゲート間
配線である。３つのコレクタＣＩ ＋ Ｃ２＋０３はイ
ンプット（ベース）電極（１２）から近い順に配列され
ている。さて、逆動作ｎｐｎ ）ランジスタの電流増
幅率βＵは第３図に示すようにベース電極（１２）から
遠いコレクタはどコレクタ電流ＩｃＯ高電流域で大きく
低下する。これはベース抵抗がベース電極から遠いコレ
クタはど大きくなるからであると考えられる。また、工
■Ｌのゲート伝播遅延時間ｔｐｄ と消費電力Ｐｄ
との間には第４図に示されるような電力遅延特性のあ
ることが知られている。（例えば、半導体トランジスタ
研究会、信学技報５ＳＤ７６−８９． ｐ３７： Ｈｉ
ｇｈ ５ｐｅｅｄ ＩＩＬ ｗｉｔｈ ５ｅｌｆ −Ａ
ｌｉｇｎｅｄ Ｄｏｕｂｌｅｌ）ｉｆｆｕａｉｏｎ Ｉ
ｎｊｅｃｔｏｒ ＣＳ２Ｌ ） ）。
はこの従来構造になる３出力と２本のグ−ト間配線とを
有するＩＩＬゲートの平面図で、（１３）、 （１４）
、 （１５） がそれぞれ第１のコレクタＣＩ＋第２
のコレクタＣ２、第３のコレクタＣ３につながれた３つ
のアウトプット電極、（２１）、 （２２）はゲート間
配線である。３つのコレクタＣＩ ＋ Ｃ２＋０３はイ
ンプット（ベース）電極（１２）から近い順に配列され
ている。さて、逆動作ｎｐｎ ）ランジスタの電流増
幅率βＵは第３図に示すようにベース電極（１２）から
遠いコレクタはどコレクタ電流ＩｃＯ高電流域で大きく
低下する。これはベース抵抗がベース電極から遠いコレ
クタはど大きくなるからであると考えられる。また、工
■Ｌのゲート伝播遅延時間ｔｐｄ と消費電力Ｐｄ
との間には第４図に示されるような電力遅延特性のあ
ることが知られている。（例えば、半導体トランジスタ
研究会、信学技報５ＳＤ７６−８９． ｐ３７： Ｈｉ
ｇｈ ５ｐｅｅｄ ＩＩＬ ｗｉｔｈ ５ｅｌｆ −Ａ
ｌｉｇｎｅｄ Ｄｏｕｂｌｅｌ）ｉｆｆｕａｉｏｎ Ｉ
ｎｊｅｃｔｏｒ ＣＳ２Ｌ ） ）。
ここで同一ベース面積、同一 ｐｎｐ）ランジスタ特性
であれば第５図に示すようにｔｐｄｍｉｎ ”βＵ′の
関係が成立するので、第６図に示すようにベース電極か
ら遠いコレクタはど（コレクタとベース電極との距離り
。−８が大きいほど）最小遅延時間ｔｐｄｍｉｎが大き
くなる。よって、このように従来の製造方法によるＩＩ
Ｌゲートの性能には第１表にその一例を示すように各ア
ウトプット電極間で特性の差異があり、ベース電極に最
も遠いアウトプット電極の大きい遅延時間で制約される
。
であれば第５図に示すようにｔｐｄｍｉｎ ”βＵ′の
関係が成立するので、第６図に示すようにベース電極か
ら遠いコレクタはど（コレクタとベース電極との距離り
。−８が大きいほど）最小遅延時間ｔｐｄｍｉｎが大き
くなる。よって、このように従来の製造方法によるＩＩ
Ｌゲートの性能には第１表にその一例を示すように各ア
ウトプット電極間で特性の差異があり、ベース電極に最
も遠いアウトプット電極の大きい遅延時間で制約される
。
さらに同一製造法であっても、電流増幅率βＵけ第７図
に示すようにコレクタ面積ＳＣのベース面ＭＳａに対す
る比Ｓ ｃ ／Ｓ Ｈに比例する。従来の構造では第２
図に示したようにｐ−影領域（６ｂ）とこれにつながる
ｐ＋形領領域８ｂ）、（９ｂ） とからなるベース領
域がゲート間配ａ （２１）、 （２２）の下にまでわ
たって存在し、第１表に示すようにベース面ＭＳｎが大
きく、従ってコレクタ面積Ｓｃとの比Ｓｃ／Ｓｓが非常
に小さくなり、電流増幅率βＵが小さくなり、ベース電
極に最も近いコレクタＣ１でも最小遅延時間ｔＰｄｍｉ
ｎは大きくなり、さらに電源電流ｌ１ｎｊを２００／ｊ
Ａ／ｇａｔｅ程度としたときの遅延速度ｔｐｄも大きく
なる。
に示すようにコレクタ面積ＳＣのベース面ＭＳａに対す
る比Ｓ ｃ ／Ｓ Ｈに比例する。従来の構造では第２
図に示したようにｐ−影領域（６ｂ）とこれにつながる
ｐ＋形領領域８ｂ）、（９ｂ） とからなるベース領
域がゲート間配ａ （２１）、 （２２）の下にまでわ
たって存在し、第１表に示すようにベース面ＭＳｎが大
きく、従ってコレクタ面積Ｓｃとの比Ｓｃ／Ｓｓが非常
に小さくなり、電流増幅率βＵが小さくなり、ベース電
極に最も近いコレクタＣ１でも最小遅延時間ｔＰｄｍｉ
ｎは大きくなり、さらに電源電流ｌ１ｎｊを２００／ｊ
Ａ／ｇａｔｅ程度としたときの遅延速度ｔｐｄも大きく
なる。
第１表
また、第８図は各端子の関係位置によってゲート最小遅
延時間ｔｐｄｍｉ。が異なることを示す図で、同一のコ
レククベース間距離り。−Ｂであっても、インジェクタ
電極がベース電極に近い餉＆ｔある場合（曲線Ａ）より
もインジェクタ電極がコレクタ電極に近い側にある場合
（曲線Ｂ）の方が最小遅延時間ｔｐｄｍｉ ｎが小さい
。第９図は前者（インジェクターベース−コレクタの配
置）の場合、第１０図は後者（インジェクターコレクタ
ーベースの配Ｒ）の場合の構成とその動作を説明するた
めの模式断面図で、■はインジェクタ端子、Ｂはベース
端子、Ｃはコレクタ端子、Ｅは接地エミッタ端子である
。第９図、第１０図ともに、図（ａ）はゲート出力が低
レベルから高レベルへスイッチング（Ｌ→Ｈ）するとき
の電流、図（ｂ）はゲート出力が高レベルから低レベル
へスイッチング（Ｈ−＋Ｌ ）するときの電流を矢印で
示す。Ｉ（−＋Ｌとは逆方向動作のｎｐｎ ）ランジス
タがＯＮ状態となって、工。ｎが流れる時で、これはイ
ンジェクタから供給されるベース電流ｌ１ｎｊがｎｐｎ
）ランジスタのベース電流として働くことであって、
ベース電流供給源としてのｐｎｐ ）ランジスタのコレ
クタ接合からスイッチングトランジスタとなるｎｐｎ）
ジンジスタの活性ベース領域までの距離は第１０図の場
合の方が小さく、ベース電流は早く供給され、ｎｐｎト
ランジスタがＯＮ状態になるのは第１０図の方が第９図
の場合よりも早い。
延時間ｔｐｄｍｉ。が異なることを示す図で、同一のコ
レククベース間距離り。−Ｂであっても、インジェクタ
電極がベース電極に近い餉＆ｔある場合（曲線Ａ）より
もインジェクタ電極がコレクタ電極に近い側にある場合
（曲線Ｂ）の方が最小遅延時間ｔｐｄｍｉ ｎが小さい
。第９図は前者（インジェクターベース−コレクタの配
置）の場合、第１０図は後者（インジェクターコレクタ
ーベースの配Ｒ）の場合の構成とその動作を説明するた
めの模式断面図で、■はインジェクタ端子、Ｂはベース
端子、Ｃはコレクタ端子、Ｅは接地エミッタ端子である
。第９図、第１０図ともに、図（ａ）はゲート出力が低
レベルから高レベルへスイッチング（Ｌ→Ｈ）するとき
の電流、図（ｂ）はゲート出力が高レベルから低レベル
へスイッチング（Ｈ−＋Ｌ ）するときの電流を矢印で
示す。Ｉ（−＋Ｌとは逆方向動作のｎｐｎ ）ランジス
タがＯＮ状態となって、工。ｎが流れる時で、これはイ
ンジェクタから供給されるベース電流ｌ１ｎｊがｎｐｎ
）ランジスタのベース電流として働くことであって、
ベース電流供給源としてのｐｎｐ ）ランジスタのコレ
クタ接合からスイッチングトランジスタとなるｎｐｎ）
ジンジスタの活性ベース領域までの距離は第１０図の場
合の方が小さく、ベース電流は早く供給され、ｎｐｎト
ランジスタがＯＮ状態になるのは第１０図の方が第９図
の場合よりも早い。
また、Ｌ−＋ＨとはＨｐｎ ）ランジスタがＯＦＦ状態
となることでＩＩＬ は飽和形ロジック〔但し、ショッ
トキー・クランプ（５ｃｈｏｔｔｋｙ ｃｌａｍｐ）す
れば飽和は小さい。〕であって、スイッチングトランジ
スタであるｎｐｎ ）ランジスタが深いＯＮ状態からＯ
ＦＦ状態に移るには活性領域にたまった過剰電荷（正孔
）をベース端子から抜いてやらねばならない。一方、イ
ンジェクタからベース電流ｌ１ｎｊはいつも流れこんで
いて、ベース端子へ抜ける流れができている。従つ゛Ｃ
１第１Ｏ図のようにベース端子とインジェクタとの間に
活性ベース領域があると過剰電荷は上記工ｉｎｊの流れ
とともにベース端子にドリフトして流れ抜けてしまうが
、第９図のようにｌ１ｎｊの流れと離れて活性ベース領
域があると、過剰電荷は拡散による流れしか発生せず、
過剰電荷を抜き去るには第１０図の場合に比して長時間
が必要で、結局、Ｌ−＋Ｈの切換えについても第１０図
の方が第９図の場合より早い。
となることでＩＩＬ は飽和形ロジック〔但し、ショッ
トキー・クランプ（５ｃｈｏｔｔｋｙ ｃｌａｍｐ）す
れば飽和は小さい。〕であって、スイッチングトランジ
スタであるｎｐｎ ）ランジスタが深いＯＮ状態からＯ
ＦＦ状態に移るには活性領域にたまった過剰電荷（正孔
）をベース端子から抜いてやらねばならない。一方、イ
ンジェクタからベース電流ｌ１ｎｊはいつも流れこんで
いて、ベース端子へ抜ける流れができている。従つ゛Ｃ
１第１Ｏ図のようにベース端子とインジェクタとの間に
活性ベース領域があると過剰電荷は上記工ｉｎｊの流れ
とともにベース端子にドリフトして流れ抜けてしまうが
、第９図のようにｌ１ｎｊの流れと離れて活性ベース領
域があると、過剰電荷は拡散による流れしか発生せず、
過剰電荷を抜き去るには第１０図の場合に比して長時間
が必要で、結局、Ｌ−＋Ｈの切換えについても第１０図
の方が第９図の場合より早い。
つｔシ、ゲートの動作速度はインジェクターコレクター
ベースの配置にした方が速くなることが判るであろう。
ベースの配置にした方が速くなることが判るであろう。
しかし、従来のＩＩＬの構造ではコレクタ出力の数が多
くなるとこの配置をとることが困難であった。
くなるとこの配置をとることが困難であった。
この発明は以上のような点に鑑みてなされたもので、入
力端子を構成するベース端子と各コレクタに対応する各
ベース領域とベースへ定電流を供給する定電流回路素子
とを結ぶ低抵抗電路を設けることによって、コレクタが
複数個であってもその相互間に特性差異をなくするとと
もに、各コレクタに対応する各インジェクタ領域を低抵
抗電路で結ぶことによって、またベース電極をコレクタ
に対してセルフ・アライン的に形成することで、すぐれ
た特性のＩＣを得ることを目的としている。
力端子を構成するベース端子と各コレクタに対応する各
ベース領域とベースへ定電流を供給する定電流回路素子
とを結ぶ低抵抗電路を設けることによって、コレクタが
複数個であってもその相互間に特性差異をなくするとと
もに、各コレクタに対応する各インジェクタ領域を低抵
抗電路で結ぶことによって、またベース電極をコレクタ
に対してセルフ・アライン的に形成することで、すぐれ
た特性のＩＣを得ることを目的としている。
第１１図（ａ）〜（ｙ）はこの発明の一実施例の構造を
よく理解するためにその製造工程の主要段階における状
態を示す断面図で、第１図（ａ） ＝ （ｅ）と同等部
分は同一符号で示す。この実施例においても従来例にお
ける第１図（ａ）および（ｂ）’！、での工程は全く同
様に処理する。その後、窒化膜（２０２）をデポジショ
ンして、横形ｐｎｐ ）ランジスタのベース領域〔ｎ−
形エピ層（３）］ を除いて窒化Ｂ （２０２）
と酸化ＩＩ（１０３）に窓をあけたのちに、全上面にポ
リシリコン膜（６０１）をデポジションして低濃度ノホ
ウ素イオンを注入してアニール処理する。このときｐ一
層（６ａ） 、 ｐ”形層Ｃ７ａ） 、 （８ａ） 、
（９ａ）が形成される〔第１１図（ａ）〕。次に禦化
膜（２０３）をデ・１ボジイシヨンしで、コレクタ領域
のポリシリコ膜（６１１）上とｐ＋＋Ｈ（９ａ’）の上
からこれにＶｊ４接する分離酸化膜（１０２）の上にわ
たるポリシリコン！（６２１）の上およびｐ＋＋Ｈ（７
ａ）の上からこれに隣接する分離酸化ｊＫ（１０２）の
上にわたるポリシリコン膜（６３１）の上の窒化膜を残
し、このパターニングされた窒化膜（２０３＞ をマ
スクに選択酸化し、ポリシリコン膜を酸化膜（１０４）
に完全に変換する〔第１１図（ｂ） Ｊ０次いて、ポリ
シリコン膜（６１１）部を窓開けし、ポリシリコン膜（
６２１）及び（６３１）部を覆うようにレジスト膜（３
０２）でマスクしヒ素イオンを注入シでコレクタ層とな
るべきｎ ＋形層 （ＩＯＣｔ Ｐ−形＊（６ａ）の表
面部の一部に形成する〔第１１図（Ｃ）〕。次に、レジ
スト膜（３０２） を除去して、アニールを施してｎ
ｐｎ ）ランジスタのｎ＋形コレクク層（１０ａ）を完
成するとともに、ｐ−形層（６ｂ）およびｐ＋形Ｆｆ＃
４（７ｂ）、 （８ｂ）、 （９ｂ）を完成する。
よく理解するためにその製造工程の主要段階における状
態を示す断面図で、第１図（ａ） ＝ （ｅ）と同等部
分は同一符号で示す。この実施例においても従来例にお
ける第１図（ａ）および（ｂ）’！、での工程は全く同
様に処理する。その後、窒化膜（２０２）をデポジショ
ンして、横形ｐｎｐ ）ランジスタのベース領域〔ｎ−
形エピ層（３）］ を除いて窒化Ｂ （２０２）
と酸化ＩＩ（１０３）に窓をあけたのちに、全上面にポ
リシリコン膜（６０１）をデポジションして低濃度ノホ
ウ素イオンを注入してアニール処理する。このときｐ一
層（６ａ） 、 ｐ”形層Ｃ７ａ） 、 （８ａ） 、
（９ａ）が形成される〔第１１図（ａ）〕。次に禦化
膜（２０３）をデ・１ボジイシヨンしで、コレクタ領域
のポリシリコ膜（６１１）上とｐ＋＋Ｈ（９ａ’）の上
からこれにＶｊ４接する分離酸化膜（１０２）の上にわ
たるポリシリコン！（６２１）の上およびｐ＋＋Ｈ（７
ａ）の上からこれに隣接する分離酸化ｊＫ（１０２）の
上にわたるポリシリコン膜（６３１）の上の窒化膜を残
し、このパターニングされた窒化膜（２０３＞ をマ
スクに選択酸化し、ポリシリコン膜を酸化膜（１０４）
に完全に変換する〔第１１図（ｂ） Ｊ０次いて、ポリ
シリコン膜（６１１）部を窓開けし、ポリシリコン膜（
６２１）及び（６３１）部を覆うようにレジスト膜（３
０２）でマスクしヒ素イオンを注入シでコレクタ層とな
るべきｎ ＋形層 （ＩＯＣｔ Ｐ−形＊（６ａ）の表
面部の一部に形成する〔第１１図（Ｃ）〕。次に、レジ
スト膜（３０２） を除去して、アニールを施してｎ
ｐｎ ）ランジスタのｎ＋形コレクク層（１０ａ）を完
成するとともに、ｐ−形層（６ｂ）およびｐ＋形Ｆｆ＃
４（７ｂ）、 （８ｂ）、 （９ｂ）を完成する。
その後、酸化膜（１０４）を全面除去した後、低温酸化
して高濃度にｎ＋層となっているポリシリコンＪ］ＩＮ
（６１ｉ、’）表面に厚くかつシリコン表面およびポリ
シリコン膜（６２１） 、 （６３１）表面には薄く酸
化膜を形成する〔第１１図（ｄ）〕。次いで前記コレク
タのポリシリコン膜（：６１１）の側壁の厚い酸化膜（
１０６）のみ奮残すために、まずコレクタのポリシリコ
ン月ｕ （６１１）を覆うようにレジスト膜（ａｏ３）
をマスクしてポリシリコン膜（６２１） 、 （６３１
）の側壁の酸化膜と基板表面の薄い酸化膜（１０５）の
一部を除去するし第１１図（ｅ）〕。レジスト膜（３０
３） の除去後、異方性エツチング（例えばリアクティ
ブ・イオン・エツチング）法で残った薄い酸化膜（１０
５）のみを除去してから窒化膜（２０３）を熱リン酸な
どて全面除去して、その稜に全上面にＰｔ。
して高濃度にｎ＋層となっているポリシリコンＪ］ＩＮ
（６１ｉ、’）表面に厚くかつシリコン表面およびポリ
シリコン膜（６２１） 、 （６３１）表面には薄く酸
化膜を形成する〔第１１図（ｄ）〕。次いで前記コレク
タのポリシリコン膜（：６１１）の側壁の厚い酸化膜（
１０６）のみ奮残すために、まずコレクタのポリシリコ
ン月ｕ （６１１）を覆うようにレジスト膜（ａｏ３）
をマスクしてポリシリコン膜（６２１） 、 （６３１
）の側壁の酸化膜と基板表面の薄い酸化膜（１０５）の
一部を除去するし第１１図（ｅ）〕。レジスト膜（３０
３） の除去後、異方性エツチング（例えばリアクティ
ブ・イオン・エツチング）法で残った薄い酸化膜（１０
５）のみを除去してから窒化膜（２０３）を熱リン酸な
どて全面除去して、その稜に全上面にＰｔ。
Ｐｄ 、Ｗ、Ｍｏ などのシリサイド形成金属膜（図示
せず）を形成しシンタリングを行い金属シリサイド膜（
５０１）、 （５１１） 、 （５２１）をシリコンお
よびポリシリコン表面にのみ形成する〔第１１図（ｆ）
〕。
せず）を形成しシンタリングを行い金属シリサイド膜（
５０１）、 （５１１） 、 （５２１）をシリコンお
よびポリシリコン表面にのみ形成する〔第１１図（ｆ）
〕。
次に、例えば王水によって金属膜のみを除去し、その上
にパッシベーションＬＮ（４０１）（例えばリンガラス
膜やプラズマ窒化膜など）をデポジションした後、所要
のレジストマスク（図示せず）を用いてコンタクト用の
窓明けを行う。
にパッシベーションＬＮ（４０１）（例えばリンガラス
膜やプラズマ窒化膜など）をデポジションした後、所要
のレジストマスク（図示せず）を用いてコンタクト用の
窓明けを行う。
その後にＡｔ、Ａｕなとの低抵抗金属で、従来と同様、
接続配線（１３）を形成して、 この実施例は完成する
し第１１図（７）〕。この時の平面パターン図を第１２
図に示す。
接続配線（１３）を形成して、 この実施例は完成する
し第１１図（７）〕。この時の平面パターン図を第１２
図に示す。
さて、この実施例の第１の利点は、コレクタ（アウトプ
ット）電極とベース（インプット）電極との距離Ｄｃ−
Ｂがほぼ無視できるほど小さいことである。すなわち、
従来装置ではＡｔ配線の幅が当該電極のコンタクト部の
幅よシもはみ出しているので、上記距ｒＬａＤ Ｃ−Ｂ
は配線幅で制約を受けて小さくできなかった。この実施
例では低抵抗のポリシリコン膜（６２１）と金属シリサ
イド膜（５２１）とを利用してベース電極配線を分離酸
化膜（１０２）の上へ追い出したので、従来装置におけ
るような制約はなくなり、第１２図に示したように、ポ
リシリコン膜（６２１）に金属シリサイド膜（５２１）
でつながった金属シソサイドＪｌ（５０１）の端部は酸
化膜（１０６）の端部と接してお９、この酸化膜（１０
６）の残る幅が実質的に上記り。−６となるので、その
値は無視できるほど小さくできる。
ット）電極とベース（インプット）電極との距離Ｄｃ−
Ｂがほぼ無視できるほど小さいことである。すなわち、
従来装置ではＡｔ配線の幅が当該電極のコンタクト部の
幅よシもはみ出しているので、上記距ｒＬａＤ Ｃ−Ｂ
は配線幅で制約を受けて小さくできなかった。この実施
例では低抵抗のポリシリコン膜（６２１）と金属シリサ
イド膜（５２１）とを利用してベース電極配線を分離酸
化膜（１０２）の上へ追い出したので、従来装置におけ
るような制約はなくなり、第１２図に示したように、ポ
リシリコン膜（６２１）に金属シリサイド膜（５２１）
でつながった金属シソサイドＪｌ（５０１）の端部は酸
化膜（１０６）の端部と接してお９、この酸化膜（１０
６）の残る幅が実質的に上記り。−６となるので、その
値は無視できるほど小さくできる。
第１３図はこの発明の構造になる出力を有するｘｏ、？
−トの一例を示す平面図である。図から判るように、ｎ
ｐｎトランジスタの各コレクタについて、ベース電極（
１２）を金属シリサイド膜（５２１）で低抵抗化された
ポリシリコンＩＱ（６２１）で、電流源であるｐｎｐ
）ランジスタのコレクタに連結されており、各インジェ
クタも同様にポリシリコン膜（６３１） 上のシリサ
イド膜で電極（１１）に接続されていて、各コレクタ間
に電気的差異はなくなり、第２表に示すように特性も同
一となる。
−トの一例を示す平面図である。図から判るように、ｎ
ｐｎトランジスタの各コレクタについて、ベース電極（
１２）を金属シリサイド膜（５２１）で低抵抗化された
ポリシリコンＩＱ（６２１）で、電流源であるｐｎｐ
）ランジスタのコレクタに連結されており、各インジェ
クタも同様にポリシリコン膜（６３１） 上のシリサ
イド膜で電極（１１）に接続されていて、各コレクタ間
に電気的差異はなくなり、第２表に示すように特性も同
一となる。
更に、ベース電極配線が非活性領域上のポリシリコン膜
（６２１）とその上の金属シリサイド膜（５２１）とに
よっているので、従来構造では必須であったゲート間配
ｍ （２１） 、 （２２）の直下のベース拡散層（６
ｂ） 、 （８ｂ）、 （９ｂ） カ不用、！： ；’
ｊ Ｌ ベース面積Ｓ８ 自体が小さくなシコレクタ面
Ｍ Ｓ ｃ との比Ｓ Ｃ／’Ｓ Ｂが大きく、従っ
て電流増幅率βＵも大きくなる。また第１０図で説明し
たインジェクターコレクターベース配置にできるので、
ゲート動作速度を速くできる。
（６２１）とその上の金属シリサイド膜（５２１）とに
よっているので、従来構造では必須であったゲート間配
ｍ （２１） 、 （２２）の直下のベース拡散層（６
ｂ） 、 （８ｂ）、 （９ｂ） カ不用、！： ；’
ｊ Ｌ ベース面積Ｓ８ 自体が小さくなシコレクタ面
Ｍ Ｓ ｃ との比Ｓ Ｃ／’Ｓ Ｂが大きく、従っ
て電流増幅率βＵも大きくなる。また第１０図で説明し
たインジェクターコレクターベース配置にできるので、
ゲート動作速度を速くできる。
第２表
なお、上記実施例では選択酸化を使用したゲート分離方
式について述べたが、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、甘た、ベース層をグラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。
式について述べたが、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、甘た、ベース層をグラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。
以上、詳述したように、この発明ではコレクタに対して
セルファライン的にベース電極を形成してコレクタ・ベ
ース間隔を非常に小さくシ、かつ各コレ、ククに対応す
る各ベース領域ケ金ハシリサイド膜を重ねたポリシリコ
ン膜で構成された低抵抗導体で定電流源回路素子へ接続
するとともに、各インジェクタも同様の低抵抗導体で接
続するようにしたので、各コレクタの位置とベース端子
との距離に差異があっても特性は均一化ぜれすぐれた論
理ゲートＩＣが得られる。更に上述の構成にしたのでイ
ンジェクターコレクターベース配置が実現でき動作速度
を速くすることができる。
セルファライン的にベース電極を形成してコレクタ・ベ
ース間隔を非常に小さくシ、かつ各コレ、ククに対応す
る各ベース領域ケ金ハシリサイド膜を重ねたポリシリコ
ン膜で構成された低抵抗導体で定電流源回路素子へ接続
するとともに、各インジェクタも同様の低抵抗導体で接
続するようにしたので、各コレクタの位置とベース端子
との距離に差異があっても特性は均一化ぜれすぐれた論
理ゲートＩＣが得られる。更に上述の構成にしたのでイ
ンジェクターコレクターベース配置が実現でき動作速度
を速くすることができる。
第１図（ａ）〜（ｅ）は従来のエエＬ−ＩＣの製造主要
工程における状態を示す断面図、第２図はこの従来のＩ
ＩＬ−ＩＣの平面図、第３図おノ、び第４図は３つのコ
レクタＣＢ 、Ｃ２、Ｃ３を有する従来のＩＩＬゲート
のコレクタ′亀流Ｉｃ と電流増幅率りとの関係および
消費電力Ｐｄとゲート伝播遅延時間ｔｐｄ との関係
をそれぞれ示す図、第５図は電流増幅率βＵ と最小遅
延時間ｊｐｃｈｎｉｎとの関係を示す図、第６図はコレ
クタとベース電極との距離Ｄｏ、と最小遅延時間ｔｐｄ
との関係を示す図、１４７図はコレクターベース面坑比
Ｓ。／ Ｓ ｒｌと電流増幅率βＵとの間作を示す図、
第８図は各端子の関係位置によって最小遅延時間ｔ、ｐ
ｄｍｉ。が異なることを示す図、第９図はインジェクタ
ーベース−コレクタの配置の場合の構成とその動作を説
明するための模式断面図、１第１０図はインジェクター
コレクターベース配置の場合の構成とその動作を説明す
るための模式断面図、第１１図（ａ）〜（２）はこの発
明の一実施例を製造する主要段階における状態を示す断
面図、第１２図は第１１図（Ｐ）での平面図、８１３図
はこの実施例の平面図である。 （６ｂ）・・・・ベース層、（８ｂ）、（９ｂ） ・
・・・ベース取出し層、（１０ａ）・・・・ コレクタ
層、（１１）・・・・インジェクタ端子、（１２）・・
・・ベース端子（電枦配線）、（１３） 、 （１４）
、（１５）・・・・コレクタ端子（事後配線）、（２１
）、（２２）・・・・論理ゲート回路装置相互間配線、
（５０１）、（，５１１）、 （５２１）、 （５３１
）・争・・金属シリサイド膜、（６０１）、 （６１１
）、 （６２１）、 （６３１） ・・・ ・ ポ
リシリコン膜。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１図 第１図 第２図 ｂ 第８図 Ｄｃ−ｅ （Ｐｍ） 第１１図 第１１図 第１１図 第１２図 手 イＪこ 柚 正 狽 （自発） 昭和１）■年：、’ ＋１４ ＋三（’ｉ、ｌ゛許庁
長官ＩＸ☆ １ 事件の表示 特願昭 ５７−１９５４４２号
２５と明の名（る、 半導体集積回路装置の製造方法 ３．１山正を１−ると 名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の（閘 ６、補正の内容 （１） 明細膚第１５頁第３〜５行の「のみ形成する
・・・・その上に」を次の通り補正する。 ［のみ形成してから、例えば王水によって金属膜のみを
除去する〔第１１図（ｆ）〕。次に、その上に」 （２１同、書同頁第１９行の「低抵抗の」を削除する。 以 上
工程における状態を示す断面図、第２図はこの従来のＩ
ＩＬ−ＩＣの平面図、第３図おノ、び第４図は３つのコ
レクタＣＢ 、Ｃ２、Ｃ３を有する従来のＩＩＬゲート
のコレクタ′亀流Ｉｃ と電流増幅率りとの関係および
消費電力Ｐｄとゲート伝播遅延時間ｔｐｄ との関係
をそれぞれ示す図、第５図は電流増幅率βＵ と最小遅
延時間ｊｐｃｈｎｉｎとの関係を示す図、第６図はコレ
クタとベース電極との距離Ｄｏ、と最小遅延時間ｔｐｄ
との関係を示す図、１４７図はコレクターベース面坑比
Ｓ。／ Ｓ ｒｌと電流増幅率βＵとの間作を示す図、
第８図は各端子の関係位置によって最小遅延時間ｔ、ｐ
ｄｍｉ。が異なることを示す図、第９図はインジェクタ
ーベース−コレクタの配置の場合の構成とその動作を説
明するための模式断面図、１第１０図はインジェクター
コレクターベース配置の場合の構成とその動作を説明す
るための模式断面図、第１１図（ａ）〜（２）はこの発
明の一実施例を製造する主要段階における状態を示す断
面図、第１２図は第１１図（Ｐ）での平面図、８１３図
はこの実施例の平面図である。 （６ｂ）・・・・ベース層、（８ｂ）、（９ｂ） ・
・・・ベース取出し層、（１０ａ）・・・・ コレクタ
層、（１１）・・・・インジェクタ端子、（１２）・・
・・ベース端子（電枦配線）、（１３） 、 （１４）
、（１５）・・・・コレクタ端子（事後配線）、（２１
）、（２２）・・・・論理ゲート回路装置相互間配線、
（５０１）、（，５１１）、 （５２１）、 （５３１
）・争・・金属シリサイド膜、（６０１）、 （６１１
）、 （６２１）、 （６３１） ・・・ ・ ポ
リシリコン膜。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１図 第１図 第２図 ｂ 第８図 Ｄｃ−ｅ （Ｐｍ） 第１１図 第１１図 第１１図 第１２図 手 イＪこ 柚 正 狽 （自発） 昭和１）■年：、’ ＋１４ ＋三（’ｉ、ｌ゛許庁
長官ＩＸ☆ １ 事件の表示 特願昭 ５７−１９５４４２号
２５と明の名（る、 半導体集積回路装置の製造方法 ３．１山正を１−ると 名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の（閘 ６、補正の内容 （１） 明細膚第１５頁第３〜５行の「のみ形成する
・・・・その上に」を次の通り補正する。 ［のみ形成してから、例えば王水によって金属膜のみを
除去する〔第１１図（ｆ）〕。次に、その上に」 （２１同、書同頁第１９行の「低抵抗の」を削除する。 以 上
Claims (2)
- （１）半導体基体内の分離領域で他の部分と分離された
部分に形成され、ベースを入力端子とし複数のコレクタ
をそれぞれ出力端子とするトランジスタと、このトラン
ジスタの前記ベースへ定箱、流を供給する定電流回路素
子とからなる論理ゲート回路装置を有するものにおいて
、半導体基体の表面部に分離領域に囲まれエミッタ領域
を構成すべき第１伝導形層を形成する第１の工程、この
第１伝−樽形層内に第２伝導形のベース層および定電流
回路素子のエミツタ層とを形成する第２の工程、前記エ
ミツタ層の第１伝導形の定電流回路素子のペース八４表
面を少なくとも覆うように酸化膜と窒化膜とからなる二
層膜を形成する第３の工程、前記二層膜、半導体基体表
面及び分離領域にわたって第２伝導形のシリコン膜を形
成する第４の工程、コレクタ領域となる部分、ベース電
極となる部分および定電流回路素子のエミッタ電極とな
る部分に相当する前記シリコン膜表面上にのみ窒化膜を
形成する第５の工程、前記窒化膜をマスクにシリコン膜
を選択的にかつその部分では完全に酸化膜に変換する第
６の工程、前記ベース及び定電流回路素子のエミッタ電
極部のシリコン膜を覆うようにして前記変換された酸化
膜をマスクとして第１伝導形不純物を前記コレクタ領域
のシリコン膜に導入し、さらに該シリコン膜から前記ベ
ース領域内にコレクタとなる第１伝導形層を形成する第
７の工程、前記変換された酸化膜を除去する第８の工程
、低温酸化によって前記第１伝導形不純物の入ったコレ
クタ部のシリコン膜側壁に半導体基体表面と前記ベース
および定電流回路素子のエミッタ電極となるシリコン膜
表面に形成される酸化膜に比らべ厚い酸化膜を形成する
第９の工程、前記ベース及び定電流回路素子のエミッタ
電極となるシリコン膜表面に形成された酸化膜を選択的
に除去する第１０の工程、異方性エツチングによって前
記コレクタのシリコン膜側壁の酸化膜を除いて基板表面
の薄い酸化膜を除去する第１１の工程、前記窒化膜を全
面除去する第１２の工程、前記シリコン膜及び基板シリ
コン表面に金属シリサイドを形成する第１３の工程、パ
ッシベーション膜を形成した後電極配線のための窓開け
を行う第１４の工程、低抵抗金属配線を行う第１５の工
程を備えたことを特徴とする半導体集積回路装置の製造
方法。 - （２）シリコン膜に多結晶シリコン膜を用いることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195442A JPS5984464A (ja) | 1982-11-06 | 1982-11-06 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195442A JPS5984464A (ja) | 1982-11-06 | 1982-11-06 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984464A true JPS5984464A (ja) | 1984-05-16 |
| JPS6248388B2 JPS6248388B2 (ja) | 1987-10-13 |
Family
ID=16341128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195442A Granted JPS5984464A (ja) | 1982-11-06 | 1982-11-06 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774634A (en) * | 1986-01-21 | 1988-09-27 | Key Tronic Corporation | Printed circuit board assembly |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430590U (ja) * | 1990-07-03 | 1992-03-11 |
-
1982
- 1982-11-06 JP JP57195442A patent/JPS5984464A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774634A (en) * | 1986-01-21 | 1988-09-27 | Key Tronic Corporation | Printed circuit board assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248388B2 (ja) | 1987-10-13 |
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