JPH0477487B2 - - Google Patents
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- JPH0477487B2 JPH0477487B2 JP61244352A JP24435286A JPH0477487B2 JP H0477487 B2 JPH0477487 B2 JP H0477487B2 JP 61244352 A JP61244352 A JP 61244352A JP 24435286 A JP24435286 A JP 24435286A JP H0477487 B2 JPH0477487 B2 JP H0477487B2
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Description
（産業上の利用分野）
本発明は、例えばジヨゼフソン素子のような超
伝導材料素子を用いて３値論理演算を行なう演算
回路装置に関するものである。 （従来の技術） 論理変数が３個の真理値を有する三値論理シス
テムの研究が広く行なわれている。この三値論理
システムは、従来の二進数システムに比べて、ハ
ードウエアの簡易化、面積の縮小化、特に情報レ
ベルの多値化による記憶密度の増大を図ることが
できると共に、更に段数の減少による演算時間及
び伝搬遅延の短縮化を図ることができる等の種々
の利点を達成することができる。 一方、三論理演算回路装置としてジヨゼフソン
素子のような超伝導素子を有する論理演算回路装
置が実用化されている。第６図はジヨゼフソン素
子を有する従来の演算回路である。制御ライン１
に２個のインダクタンスL1及びL2を直列に接続
し、これらインダクタンスL1及びL2に２個のイ
ンダクタンスL3及びL4を磁気的に結合する。こ
のインダクタンスL3及びL4の直列枝路に共振現
象を防止するためのダンピング抵抗Rdを並列に
接続すると共に更に２個のジヨゼフソン素子J1及
びJ2の直列枝路を並列に接続し、ジヨゼフソン素
子J1とJ2との間の接続点を接地する。インダクタ
ンスL3とL4との間の接続点にバイアス線２を接
続すると共に、このバイアス線２を負荷抵抗R1
を介して接地する。 第７図は、第６図に示す演算回路のジヨゼフソ
ン素子の閾値特性を示す線図である。横軸は制御
電流ICを示し、縦軸はバイアス電流IBを示す。ハ
ツチングを付して示す閾値ラインの外側において
ジヨゼフソン素子は電圧状態（常伝導状態）を占
め、内側において超電導状態を占める。従つて、
第７図に示すようにバイアス電流IBを固定し制御
電流ICを変化させることによりジヨゼフソン素子
が超電導状態と電圧状態との間で切り換わること
になる。一方、負荷抵抗RLの両端においては、
ジヨゼフソン素子が超電導状態にあるときは零電
位となり、電圧状態にあるときには所定の電位を
発生する。従つて、素子が超電導状態と電圧状態
との間で切り換わるように制御電流ICを切り換
え、ジヨゼフソン素子が電圧状態にあるときを
“１”とし、超電導状態にあるときを“０”とし、
一方負荷抵抗RLの両端に電位差が生じるときを
１とし、零電位のときを０とすれば、AND動作
が達成される。 （発明が解決しようとする問題点） 上述したジヨゼフソン素子を有する演算回路
は、複雑な閾値を達成でき、多値論理システムを
構成する上で有利である。しかしながら、電圧値
として“０”と“１”に対応する２値だけしかと
り得ず、従つて３値論理回路を構成することがで
きない欠点があつた。また、閾値特性が規則的で
あるため、特異な関数を表現するためには回路構
成が複雑になる不都合があつた。 従つて、本発明の目的は上述した欠点を解消
し、３値論理演算を高速で且つ低い消費電圧で行
なうことができる超電導素子を有する演算回路を
提供するものである。 （問題点を解決するための手段及び作用） 本発明による３値演算回路装置は、互いに並列
に接続され超伝導状態と常伝導状態との間で切り
換わる少なくとも２個の超伝導回路素子を有し、
これら超伝導回路素子に供給される制御電流に応
じて超伝導状態と常伝導状態との間で複数の周期
的に変化する閾値特性を生ずる超伝導回路を有す
る第１及び第２の演算回路と、 前記第１及び第２の演算回路に磁気的に誘導結
合され、第１の演算回路の超伝導回路に少くとも
２つの一極性の制御電流を供給すると共に、第２
の演算回路の超伝導回路に少くとも２つの反対極
性の制御電流を供給する制御電流供給源と、 第１の演算回路の超伝導回路に一極性のバイア
ス電流を供給する第１のバイアス電流供給源及び
第２の演算回路の超伝導回路に反対極性のバイア
ス電流を供給する第２のバイアス電流供給源とを
具え、 前記制御電流は第１及び第２の演算回路が同時
に常伝導状態にならない値に選択するよう構成
し、 前記第１及び第２の演算回路の超伝導回路の一
端をそれぞれ第１及び第２のバイアス電流供給源
に接続すると共に他端を基準電位に接続し、第１
及び第２の演算回路の各バイアス電流供給源との
接続部を相互に接続し、この接続点を出力負荷抵
抗を介して基準電位に接続し、前記制御電流供給
源から供給される少くとも２つの制御電流に応じ
て正、０、負の３個の論理値のうちのいずれか１
個の論理値を出力するように構成したことを特徴
とするものである。 このように、第１及び第２の演算回路の各超伝
導回路素子を少くとも２つの制御電流供給ライン
で超伝導回路のインダクタンスを介して磁気誘導
結合しているので、３個の論理値を出すためにい
ずれか少くとも１個のオフセツトされた制御電流
または極性の異なる２個の制御電流を各超伝導回
路素子に供給することによつて演算指令に応じて
第１及び第２の演算回路から超伝導状態又は電圧
状態を出力することができ、これらの出力に基い
て３個の論理値の出力の組合せが形成される。こ
の結果、簡単な回路構成で３値論理演算を実行す
ることができる。 （実施例） 第１図は本発明による三値論理演算を行なう演
算回路の一実施例の構成を示す回路図である。本
発明では一重否定の演算を実行する３値論理演算
回路装置について説明する。本発明では正の電圧
状態を発生させるｐ回路１０と負の電圧状態を発
生させるｎ回路２０とを制御電流供給ラインで結
合し、その中点に負荷抵抗を接続し、負荷抵抗に
正、０、負の３種の電圧状態を出力して３値論理
演算を実行する。ｐ回路１０とｎ回路２０はほぼ
同一の構成をしており、ｐ回路１０は制御電流入
力端子３０に接続されている２個のインダクタン
スLp1，Lp2の直列枝路と、オフセツト電流入力端
子３１に接続されている２個のインダクタンス
Lp3，Lp4の直列枝路と、ジヨゼフソン回路（超伝
導回路素子）とを有している。ジヨゼフソン回路
は２個のインダクタンスLp5，Lp6の直列枝路にダ
ンピング抵抗R1を並列に接続すると共に、更に
２個のジヨゼフソン素子J1，J2の直列枝路を並列
に接続した構成とする。信号源側のインダクタン
スLp1，Lp2，Lp3，Lp4とジヨゼフソン回路側のイ
ンダクタンスLp5，Lp6とを誘導結合することによ
つて信号源とジヨゼフソン回路とを接続する。ま
た、バイアス電流入力端子３３をジヨゼフソン回
路のインダクタンスLp5とLp6との接続点に接続し
た正のバイアス電流＋IBを供給する。このバイア
ス電流＋IB及び後述するｎ回路側のバイアス電流
−IBは、臨界電流がサイクリツクに変動する値に
選択する。ｎ回路２０も２個のインダクタンス
Lo1，Lo2の直列枝路と、２個のインダクタンス
Lo3，Lo4の直列枝路とジヨゼフソン回路とを有し
ている。ジヨゼフソン回路は２個のインダクタン
スLo5，Lo6の直列枝路にダンピング抵抗R2を並
列接続し更に２個のジヨゼフソン素子J3，J4の直
列枝路を並列接続した構成とする。また、バイア
ス電流入力端子３４をジヨゼフソン素子J3とJ4と
の間の接続点に接続して負のバイアス電流−IBを
供給する。ｐ回路の２個のインダクタンスLp1，
Lp2の直列枝路をｎ回路のインダクタンスLo1，
Lo2の直列枝路に接続し、Lo1，Lo2の直列枝路の
他端を接地してｐ回路及びｎ回路に制御電流IXを
それぞれ供給する。また、ｐ回路のインダクタン
スLp3，Lp4の直列枝路をｎ回路のインダクタンス
Lo3，Lo4の直列枝路に接続し、Lo3，Lo4の直列枝
路の他端を接地してｐ回路１０及びｎ回路２０に
オフセツト電流をそれぞれ供給する。 尚、制御電流Ix及びオフセツト電流Ipffのｐ回路
及びｎ回路における流れる方向は、ｐ回路とｎ回
路とでは互いに逆向きとなるように設定する。従
つて、例えばｐ回路に正の制御電流又はオフセツ
ト電流が流れる場合ｎ回路には負の制御電流又は
オフセツト電流が流れ、ｐ回路に負の制御電流又
はオフセツト電流が流れる場合ｎ回路には正の制
御電流又はオフセツト電流が流れる。ｐ回路のバ
イアス電流入力端子３３を２個の抵抗R3，R4の
直列枝路を介してｎ回路のバイアス入力端子３４
に接続し、また抵抗R3とR4との接続点に負荷イ
ンダクタンスLLと負荷抵抗RLとを直列に接続し、
負荷抵抗RLの他端を接地する。抵抗R3及びR4は
ジヨゼフソン素子が超電導状態にあるときに電流
が負荷側に流れるのを阻止する作用を果す。更
に、ｐ回路１０のジヨゼフソン素子J1とJ2の接続
点をｎ回路２０のインダクタンスLo5とLo6の接続
点に接続すると共に接地する。このように構成す
れば、ｐ回路１０のジヨゼフソン素子J1及びJ2及
びｎ回路２０のジヨゼフソン素子J3及びJ4が共に
超電導状態になれば負荷抵抗RLの両端間の電圧
は零となり、ｐ回路１０のジヨゼフソン素子J1及
びJ2が電圧状態でｎ回路２０のジヨゼフソン素子
J3及びJ4が超電導状態になると負荷抵抗RLに正の
電圧が生じ、ｐ回路のジヨゼフソン素子J1及びJ2
が超電導状態でｎ回路のジヨゼフソン素子J3及び
J4が電圧状態になると負荷抵抗RLに負の電圧が
発生する。 第２図ａ及びｂはｐ回路１０及びｎ回路２０の
各ジヨゼフソン素子の閾値特性を示す線図であ
る。ｐ回路１０には正のオフセツト電流Ipffを供
給しｎ回路２０には負のオフセツト電流−Ipffを
供給しているので、ｐ回路の動作点はＡ点に固定
され、ｎ回路の動作点はＤ点に固定される。従つ
て、制御電流Ixが零の場合ｐ回路のジヨゼフソン
素子は電圧状態となりｎ回路のジヨゼフソン素子
は超電導状態となり、負荷抵抗RLには正電圧が
発生する。次に、正の制御電流Ixを供給すると、
ｐ回路の動作点はＢ点に移動し、ｎ回路の動作点
はＥ点に移動する。従つて、ｐ回路のジヨゼフソ
ン素子は超電導状態となり、ｎ回路のジヨゼフソ
ン素子は電圧状態となり、負荷抵抗RLの電圧は
負となる。更に、負の制御電流Ixを供給すると、
ｐ回路の動作点はＣ点に移動し、ｎ回路の動作点
はＦ点に移動する。従つて、ｐ回路及びｎ回路の
ジヨセフソン素子は共に超電導状態となり、負荷
抵抗RLの電圧は零となる。制御電流の零、正、
負の各状態を０，＋１，−１とし、負荷抵抗RLの
零、正、負の各電圧状態を０，＋１，−１とすれ
ば、第１表に示す真理表が得られ、一重否定の論
理演算を実行することができる。
伝導材料素子を用いて３値論理演算を行なう演算
回路装置に関するものである。 （従来の技術） 論理変数が３個の真理値を有する三値論理シス
テムの研究が広く行なわれている。この三値論理
システムは、従来の二進数システムに比べて、ハ
ードウエアの簡易化、面積の縮小化、特に情報レ
ベルの多値化による記憶密度の増大を図ることが
できると共に、更に段数の減少による演算時間及
び伝搬遅延の短縮化を図ることができる等の種々
の利点を達成することができる。 一方、三論理演算回路装置としてジヨゼフソン
素子のような超伝導素子を有する論理演算回路装
置が実用化されている。第６図はジヨゼフソン素
子を有する従来の演算回路である。制御ライン１
に２個のインダクタンスL1及びL2を直列に接続
し、これらインダクタンスL1及びL2に２個のイ
ンダクタンスL3及びL4を磁気的に結合する。こ
のインダクタンスL3及びL4の直列枝路に共振現
象を防止するためのダンピング抵抗Rdを並列に
接続すると共に更に２個のジヨゼフソン素子J1及
びJ2の直列枝路を並列に接続し、ジヨゼフソン素
子J1とJ2との間の接続点を接地する。インダクタ
ンスL3とL4との間の接続点にバイアス線２を接
続すると共に、このバイアス線２を負荷抵抗R1
を介して接地する。 第７図は、第６図に示す演算回路のジヨゼフソ
ン素子の閾値特性を示す線図である。横軸は制御
電流ICを示し、縦軸はバイアス電流IBを示す。ハ
ツチングを付して示す閾値ラインの外側において
ジヨゼフソン素子は電圧状態（常伝導状態）を占
め、内側において超電導状態を占める。従つて、
第７図に示すようにバイアス電流IBを固定し制御
電流ICを変化させることによりジヨゼフソン素子
が超電導状態と電圧状態との間で切り換わること
になる。一方、負荷抵抗RLの両端においては、
ジヨゼフソン素子が超電導状態にあるときは零電
位となり、電圧状態にあるときには所定の電位を
発生する。従つて、素子が超電導状態と電圧状態
との間で切り換わるように制御電流ICを切り換
え、ジヨゼフソン素子が電圧状態にあるときを
“１”とし、超電導状態にあるときを“０”とし、
一方負荷抵抗RLの両端に電位差が生じるときを
１とし、零電位のときを０とすれば、AND動作
が達成される。 （発明が解決しようとする問題点） 上述したジヨゼフソン素子を有する演算回路
は、複雑な閾値を達成でき、多値論理システムを
構成する上で有利である。しかしながら、電圧値
として“０”と“１”に対応する２値だけしかと
り得ず、従つて３値論理回路を構成することがで
きない欠点があつた。また、閾値特性が規則的で
あるため、特異な関数を表現するためには回路構
成が複雑になる不都合があつた。 従つて、本発明の目的は上述した欠点を解消
し、３値論理演算を高速で且つ低い消費電圧で行
なうことができる超電導素子を有する演算回路を
提供するものである。 （問題点を解決するための手段及び作用） 本発明による３値演算回路装置は、互いに並列
に接続され超伝導状態と常伝導状態との間で切り
換わる少なくとも２個の超伝導回路素子を有し、
これら超伝導回路素子に供給される制御電流に応
じて超伝導状態と常伝導状態との間で複数の周期
的に変化する閾値特性を生ずる超伝導回路を有す
る第１及び第２の演算回路と、 前記第１及び第２の演算回路に磁気的に誘導結
合され、第１の演算回路の超伝導回路に少くとも
２つの一極性の制御電流を供給すると共に、第２
の演算回路の超伝導回路に少くとも２つの反対極
性の制御電流を供給する制御電流供給源と、 第１の演算回路の超伝導回路に一極性のバイア
ス電流を供給する第１のバイアス電流供給源及び
第２の演算回路の超伝導回路に反対極性のバイア
ス電流を供給する第２のバイアス電流供給源とを
具え、 前記制御電流は第１及び第２の演算回路が同時
に常伝導状態にならない値に選択するよう構成
し、 前記第１及び第２の演算回路の超伝導回路の一
端をそれぞれ第１及び第２のバイアス電流供給源
に接続すると共に他端を基準電位に接続し、第１
及び第２の演算回路の各バイアス電流供給源との
接続部を相互に接続し、この接続点を出力負荷抵
抗を介して基準電位に接続し、前記制御電流供給
源から供給される少くとも２つの制御電流に応じ
て正、０、負の３個の論理値のうちのいずれか１
個の論理値を出力するように構成したことを特徴
とするものである。 このように、第１及び第２の演算回路の各超伝
導回路素子を少くとも２つの制御電流供給ライン
で超伝導回路のインダクタンスを介して磁気誘導
結合しているので、３個の論理値を出すためにい
ずれか少くとも１個のオフセツトされた制御電流
または極性の異なる２個の制御電流を各超伝導回
路素子に供給することによつて演算指令に応じて
第１及び第２の演算回路から超伝導状態又は電圧
状態を出力することができ、これらの出力に基い
て３個の論理値の出力の組合せが形成される。こ
の結果、簡単な回路構成で３値論理演算を実行す
ることができる。 （実施例） 第１図は本発明による三値論理演算を行なう演
算回路の一実施例の構成を示す回路図である。本
発明では一重否定の演算を実行する３値論理演算
回路装置について説明する。本発明では正の電圧
状態を発生させるｐ回路１０と負の電圧状態を発
生させるｎ回路２０とを制御電流供給ラインで結
合し、その中点に負荷抵抗を接続し、負荷抵抗に
正、０、負の３種の電圧状態を出力して３値論理
演算を実行する。ｐ回路１０とｎ回路２０はほぼ
同一の構成をしており、ｐ回路１０は制御電流入
力端子３０に接続されている２個のインダクタン
スLp1，Lp2の直列枝路と、オフセツト電流入力端
子３１に接続されている２個のインダクタンス
Lp3，Lp4の直列枝路と、ジヨゼフソン回路（超伝
導回路素子）とを有している。ジヨゼフソン回路
は２個のインダクタンスLp5，Lp6の直列枝路にダ
ンピング抵抗R1を並列に接続すると共に、更に
２個のジヨゼフソン素子J1，J2の直列枝路を並列
に接続した構成とする。信号源側のインダクタン
スLp1，Lp2，Lp3，Lp4とジヨゼフソン回路側のイ
ンダクタンスLp5，Lp6とを誘導結合することによ
つて信号源とジヨゼフソン回路とを接続する。ま
た、バイアス電流入力端子３３をジヨゼフソン回
路のインダクタンスLp5とLp6との接続点に接続し
た正のバイアス電流＋IBを供給する。このバイア
ス電流＋IB及び後述するｎ回路側のバイアス電流
−IBは、臨界電流がサイクリツクに変動する値に
選択する。ｎ回路２０も２個のインダクタンス
Lo1，Lo2の直列枝路と、２個のインダクタンス
Lo3，Lo4の直列枝路とジヨゼフソン回路とを有し
ている。ジヨゼフソン回路は２個のインダクタン
スLo5，Lo6の直列枝路にダンピング抵抗R2を並
列接続し更に２個のジヨゼフソン素子J3，J4の直
列枝路を並列接続した構成とする。また、バイア
ス電流入力端子３４をジヨゼフソン素子J3とJ4と
の間の接続点に接続して負のバイアス電流−IBを
供給する。ｐ回路の２個のインダクタンスLp1，
Lp2の直列枝路をｎ回路のインダクタンスLo1，
Lo2の直列枝路に接続し、Lo1，Lo2の直列枝路の
他端を接地してｐ回路及びｎ回路に制御電流IXを
それぞれ供給する。また、ｐ回路のインダクタン
スLp3，Lp4の直列枝路をｎ回路のインダクタンス
Lo3，Lo4の直列枝路に接続し、Lo3，Lo4の直列枝
路の他端を接地してｐ回路１０及びｎ回路２０に
オフセツト電流をそれぞれ供給する。 尚、制御電流Ix及びオフセツト電流Ipffのｐ回路
及びｎ回路における流れる方向は、ｐ回路とｎ回
路とでは互いに逆向きとなるように設定する。従
つて、例えばｐ回路に正の制御電流又はオフセツ
ト電流が流れる場合ｎ回路には負の制御電流又は
オフセツト電流が流れ、ｐ回路に負の制御電流又
はオフセツト電流が流れる場合ｎ回路には正の制
御電流又はオフセツト電流が流れる。ｐ回路のバ
イアス電流入力端子３３を２個の抵抗R3，R4の
直列枝路を介してｎ回路のバイアス入力端子３４
に接続し、また抵抗R3とR4との接続点に負荷イ
ンダクタンスLLと負荷抵抗RLとを直列に接続し、
負荷抵抗RLの他端を接地する。抵抗R3及びR4は
ジヨゼフソン素子が超電導状態にあるときに電流
が負荷側に流れるのを阻止する作用を果す。更
に、ｐ回路１０のジヨゼフソン素子J1とJ2の接続
点をｎ回路２０のインダクタンスLo5とLo6の接続
点に接続すると共に接地する。このように構成す
れば、ｐ回路１０のジヨゼフソン素子J1及びJ2及
びｎ回路２０のジヨゼフソン素子J3及びJ4が共に
超電導状態になれば負荷抵抗RLの両端間の電圧
は零となり、ｐ回路１０のジヨゼフソン素子J1及
びJ2が電圧状態でｎ回路２０のジヨゼフソン素子
J3及びJ4が超電導状態になると負荷抵抗RLに正の
電圧が生じ、ｐ回路のジヨゼフソン素子J1及びJ2
が超電導状態でｎ回路のジヨゼフソン素子J3及び
J4が電圧状態になると負荷抵抗RLに負の電圧が
発生する。 第２図ａ及びｂはｐ回路１０及びｎ回路２０の
各ジヨゼフソン素子の閾値特性を示す線図であ
る。ｐ回路１０には正のオフセツト電流Ipffを供
給しｎ回路２０には負のオフセツト電流−Ipffを
供給しているので、ｐ回路の動作点はＡ点に固定
され、ｎ回路の動作点はＤ点に固定される。従つ
て、制御電流Ixが零の場合ｐ回路のジヨゼフソン
素子は電圧状態となりｎ回路のジヨゼフソン素子
は超電導状態となり、負荷抵抗RLには正電圧が
発生する。次に、正の制御電流Ixを供給すると、
ｐ回路の動作点はＢ点に移動し、ｎ回路の動作点
はＥ点に移動する。従つて、ｐ回路のジヨゼフソ
ン素子は超電導状態となり、ｎ回路のジヨゼフソ
ン素子は電圧状態となり、負荷抵抗RLの電圧は
負となる。更に、負の制御電流Ixを供給すると、
ｐ回路の動作点はＣ点に移動し、ｎ回路の動作点
はＦ点に移動する。従つて、ｐ回路及びｎ回路の
ジヨセフソン素子は共に超電導状態となり、負荷
抵抗RLの電圧は零となる。制御電流の零、正、
負の各状態を０，＋１，−１とし、負荷抵抗RLの
零、正、負の各電圧状態を０，＋１，−１とすれ
ば、第１表に示す真理表が得られ、一重否定の論
理演算を実行することができる。
【表】
尚、否定論理演算については、第１図に示す演
算回路を用い、オフセツト電流及び制御電流を第
３図に示すように設定することにより表２に示す
真理表の否定演算を行なうことができる。
算回路を用い、オフセツト電流及び制御電流を第
３図に示すように設定することにより表２に示す
真理表の否定演算を行なうことができる。
【表】
次に、３値OR動作を実行する実施例について
説明する。３値OR動作は、２個の制御電流IX及
びIYを用い、制御電流IX，IYが１，０，１の３値
の組み合せに対して表３に示す真理表に従う出力
を発生させることにより達成される。
説明する。３値OR動作は、２個の制御電流IX及
びIYを用い、制御電流IX，IYが１，０，１の３値
の組み合せに対して表３に示す真理表に従う出力
を発生させることにより達成される。
【表】
この動作は、本発明のＰ回路とＮ回路の出力が
制御電流IX，IYの３値１，０，１の組み合せに対
して４表ａ及びｂの真理表で示す出力をそれぞれ
得ることにより達成される。
制御電流IX，IYの３値１，０，１の組み合せに対
して４表ａ及びｂの真理表で示す出力をそれぞれ
得ることにより達成される。
【表】
【表】
この３値OR動作を実行する回路構成を第４図
に示す。この３値OR回路ではｐ回路に２個のジ
ヨゼフソン回路素子（超伝導回路素子）を用い、
ｎ回路には１個のジヨセフソン回路素子を用い、
負荷部分は第１図に示す回路を用いる。尚、第１
図で用いた部材と同一の部材には同一符号を付し
て説明する。第１のジヨゼフソン回路素子４０の
２個のインダクタンスと磁気結合する２個のイン
ダクタンスL10，L11の直列枝路の一端を制御電流
IXの入力端子４１に接続し、他端をｎ回路２０の
ジヨセフソン回路素子のインダクタンスと磁気結
合する２個のインダクタンスLo1，Lo2の直列枝路
に接続する。また、第２ジヨセフソン回路素子４
２の２個のインダクタンスと磁気結合する２個の
インダクタンスL12，L13の直列枝路の一端を制御
電流IYの入力端子４３に接続し、他端をｎ回路２
０のジヨセフソン回路素子のインダクタンスと磁
気結合する２個のインダクタンスLo3，Lo4の直列
枝路に接続する。これによりｐ回路のジヨセフソ
ン回路素子とｎ回路のジヨセフソン回路素子とが
制御電流供給ラインにより結合されることにな
る。更に、ｐ回路１０のバイアス電流入力端子３
３を２個のインダクタンスL14，L15の接続点に接
続し、これらインダクタンスL14，L15の直列枝路
の一端を第１ジヨセフソン回路素子４０の２個の
インダクタンスの接続点に接続し、他端を第２ジ
ヨセフソン回路素子４２の２個のインダクタンス
の接続点に接続するＱ制御電流IX又はIYのいずれ
か一方が正の制御電流となるジヨセフソン回路素
子４０又は４２のいずれかが切り換わつて電圧状
態になり、次いで両素子供に電圧状態となり負荷
側に電流が供給される。他方、制御電流IX又はIY
が共に又は一方だけが負の制御電流となると、こ
れらジヨセフソン回路素子４０及び４２の閾値特
性が非対称のため超伝導状態に維持され、バイア
ス電流IBは全てジヨセフソン回路素子４０又は４
２に流れ負荷側には流れず、この結果表4aの真
理表に示す演算動作を実行する。このような動作
を行なうｐ回路と第１図に示すｎ回路により３値
OR回路が達成される。 このOR動作を、第５図ａ〜ｃの閾値特性図を
以て説明する。第５図ａはｐ回路の第１のジヨセ
フソン回路素子４０の閾値動作特性を示し、第５
図ｂは第２のジヨセフソン回路素子４２の閾値動
作特性を示し、第５図ｃはｎ回路のジヨセフソン
回路素子の閾値動作特性を示す。制御電流IX及び
IYが共に０のときのｐ回路のジヨセフソン回路素
子４０及び４２の動作点及びｎ回路のジヨセフソ
ン回路素子の動作点を点５０，６０及び７０にそ
れぞれ定める。この状態から制御電流IX及びIYが
１に切り換わると各動作点５０，６０及び７０は
動作点５１，６１及び７１にそれぞれ移動する。
ｐ回路及びｎ回路にバイアス電流IB及び−IBがそ
れぞれ供給されると各動作点は５２，６２及び７
２にそれぞれ移動し、ｐ回路のジヨセフソン回路
素子４０及び４２が超伝導状態となりｎ回路のジ
ヨセフソン回路素子が電圧状態に切り換わり、こ
の結果１の出力が生ずる。制御電流がIX＝０、IY
＝１となると共にバイアス電流IB及び−IBが供給
されると、ジヨセフソン回路素子４０，４２及び
ｎ回路のジヨセフソン回路素子の動作点はそれぞ
れ点５３，点６２及び点７３となる（尚、ｎ回路
のジヨセフソン回路素子は制御電流がIYだけ作用
するので点７２に対して1/2の制御電流の位置と
なる。）この結果、３個のジヨセフソン回路素子
が共に超伝導状態となり、従つて０を出力する。
制御電流がIX＝１、IY＝１となると共にバイアス
電流IB及び−IBがそれぞれ供給されると、各動作
点は点５４、点６２及び点７４となり、この結果
ｐ回路は電圧状態となり、ｎ回路は超伝導状態と
なり、従つて１が出力される。制御電流がIX＝
１、IY＝０となると、各動作点はそれぞれ点５
４、点６３及び点７５となり、この結果ｐ回路が
電圧状態となりｎ回路が超伝導状態となり、従つ
て１が出力される。制御電流がIX＝１、IY＝１と
なると、各動作点は点５４、点６４及び点７６と
なり、この結果ｐ回路は電圧状態となりｎ回路が
超伝導状態となり、従つて１が出力される。更
に、制御電流IX＝０、IY＝０となるとｐ回路及び
ｎ回路共に超伝導状態となり、従つて０が出力さ
れる。このように２個の制御電流IX，IYとバイア
ス電流IB，−IBを閾値特性に対して適切に選択す
ることにより、簡単な回路構成で表３に示す３値
OR動作を実行することができる。 なお、３値AND動作も３値OR回路と同様な動
作により実行することができる。 （発明の効果） 以上説明したように本発発明によれば、ｐ回路
のジヨセフソン回路素子（超伝導回路素子）とｎ
回路のジヨセフソン回路素子とを制御電流供給ラ
インで結合し、演算指令に応じて３個の制御電流
のいずれか１個の制御電流を各ジヨセフソン回路
素子に供給し、ｐ回路及びｎ回路から超伝導状態
又は電圧状態を出力させる構成としているので、
簡単な回路構成で種々の３値論理演算を実行する
ことができる。
に示す。この３値OR回路ではｐ回路に２個のジ
ヨゼフソン回路素子（超伝導回路素子）を用い、
ｎ回路には１個のジヨセフソン回路素子を用い、
負荷部分は第１図に示す回路を用いる。尚、第１
図で用いた部材と同一の部材には同一符号を付し
て説明する。第１のジヨゼフソン回路素子４０の
２個のインダクタンスと磁気結合する２個のイン
ダクタンスL10，L11の直列枝路の一端を制御電流
IXの入力端子４１に接続し、他端をｎ回路２０の
ジヨセフソン回路素子のインダクタンスと磁気結
合する２個のインダクタンスLo1，Lo2の直列枝路
に接続する。また、第２ジヨセフソン回路素子４
２の２個のインダクタンスと磁気結合する２個の
インダクタンスL12，L13の直列枝路の一端を制御
電流IYの入力端子４３に接続し、他端をｎ回路２
０のジヨセフソン回路素子のインダクタンスと磁
気結合する２個のインダクタンスLo3，Lo4の直列
枝路に接続する。これによりｐ回路のジヨセフソ
ン回路素子とｎ回路のジヨセフソン回路素子とが
制御電流供給ラインにより結合されることにな
る。更に、ｐ回路１０のバイアス電流入力端子３
３を２個のインダクタンスL14，L15の接続点に接
続し、これらインダクタンスL14，L15の直列枝路
の一端を第１ジヨセフソン回路素子４０の２個の
インダクタンスの接続点に接続し、他端を第２ジ
ヨセフソン回路素子４２の２個のインダクタンス
の接続点に接続するＱ制御電流IX又はIYのいずれ
か一方が正の制御電流となるジヨセフソン回路素
子４０又は４２のいずれかが切り換わつて電圧状
態になり、次いで両素子供に電圧状態となり負荷
側に電流が供給される。他方、制御電流IX又はIY
が共に又は一方だけが負の制御電流となると、こ
れらジヨセフソン回路素子４０及び４２の閾値特
性が非対称のため超伝導状態に維持され、バイア
ス電流IBは全てジヨセフソン回路素子４０又は４
２に流れ負荷側には流れず、この結果表4aの真
理表に示す演算動作を実行する。このような動作
を行なうｐ回路と第１図に示すｎ回路により３値
OR回路が達成される。 このOR動作を、第５図ａ〜ｃの閾値特性図を
以て説明する。第５図ａはｐ回路の第１のジヨセ
フソン回路素子４０の閾値動作特性を示し、第５
図ｂは第２のジヨセフソン回路素子４２の閾値動
作特性を示し、第５図ｃはｎ回路のジヨセフソン
回路素子の閾値動作特性を示す。制御電流IX及び
IYが共に０のときのｐ回路のジヨセフソン回路素
子４０及び４２の動作点及びｎ回路のジヨセフソ
ン回路素子の動作点を点５０，６０及び７０にそ
れぞれ定める。この状態から制御電流IX及びIYが
１に切り換わると各動作点５０，６０及び７０は
動作点５１，６１及び７１にそれぞれ移動する。
ｐ回路及びｎ回路にバイアス電流IB及び−IBがそ
れぞれ供給されると各動作点は５２，６２及び７
２にそれぞれ移動し、ｐ回路のジヨセフソン回路
素子４０及び４２が超伝導状態となりｎ回路のジ
ヨセフソン回路素子が電圧状態に切り換わり、こ
の結果１の出力が生ずる。制御電流がIX＝０、IY
＝１となると共にバイアス電流IB及び−IBが供給
されると、ジヨセフソン回路素子４０，４２及び
ｎ回路のジヨセフソン回路素子の動作点はそれぞ
れ点５３，点６２及び点７３となる（尚、ｎ回路
のジヨセフソン回路素子は制御電流がIYだけ作用
するので点７２に対して1/2の制御電流の位置と
なる。）この結果、３個のジヨセフソン回路素子
が共に超伝導状態となり、従つて０を出力する。
制御電流がIX＝１、IY＝１となると共にバイアス
電流IB及び−IBがそれぞれ供給されると、各動作
点は点５４、点６２及び点７４となり、この結果
ｐ回路は電圧状態となり、ｎ回路は超伝導状態と
なり、従つて１が出力される。制御電流がIX＝
１、IY＝０となると、各動作点はそれぞれ点５
４、点６３及び点７５となり、この結果ｐ回路が
電圧状態となりｎ回路が超伝導状態となり、従つ
て１が出力される。制御電流がIX＝１、IY＝１と
なると、各動作点は点５４、点６４及び点７６と
なり、この結果ｐ回路は電圧状態となりｎ回路が
超伝導状態となり、従つて１が出力される。更
に、制御電流IX＝０、IY＝０となるとｐ回路及び
ｎ回路共に超伝導状態となり、従つて０が出力さ
れる。このように２個の制御電流IX，IYとバイア
ス電流IB，−IBを閾値特性に対して適切に選択す
ることにより、簡単な回路構成で表３に示す３値
OR動作を実行することができる。 なお、３値AND動作も３値OR回路と同様な動
作により実行することができる。 （発明の効果） 以上説明したように本発発明によれば、ｐ回路
のジヨセフソン回路素子（超伝導回路素子）とｎ
回路のジヨセフソン回路素子とを制御電流供給ラ
インで結合し、演算指令に応じて３個の制御電流
のいずれか１個の制御電流を各ジヨセフソン回路
素子に供給し、ｐ回路及びｎ回路から超伝導状態
又は電圧状態を出力させる構成としているので、
簡単な回路構成で種々の３値論理演算を実行する
ことができる。
第１図は一重否定の論理演算を実行する３値論
理演算回路装置の一例の構成を示す回路図、第２
図は第１図の３値論理演算回路の閾値特性を示す
線図、第３図は否定論理演算を行なう場合の閾値
特性を示す線図、第４図は３値OR論理演算を実
行する３値論理演算回路装置の一例の構成を示す
回路図、第５図は第４図に示す演算回路装置の閾
値特性を示す線図、第６図は従来の超伝導素子を
有する２値論理演算回路の構成を示す回路図、第
７図は第６図の２値論理演算回路の閾値特性を示
す線図である。 １０……ｐ回路、２０……ｎ回路、J1，J2，
J3，J4……ジヨゼフソン素子、３０……制御信号
入力端子、３１，３３，３４……オフセツト電流
入力端子、４０，４２……ジヨセフソン回路素
子、４１，４３……制御信号入力端子。
理演算回路装置の一例の構成を示す回路図、第２
図は第１図の３値論理演算回路の閾値特性を示す
線図、第３図は否定論理演算を行なう場合の閾値
特性を示す線図、第４図は３値OR論理演算を実
行する３値論理演算回路装置の一例の構成を示す
回路図、第５図は第４図に示す演算回路装置の閾
値特性を示す線図、第６図は従来の超伝導素子を
有する２値論理演算回路の構成を示す回路図、第
７図は第６図の２値論理演算回路の閾値特性を示
す線図である。 １０……ｐ回路、２０……ｎ回路、J1，J2，
J3，J4……ジヨゼフソン素子、３０……制御信号
入力端子、３１，３３，３４……オフセツト電流
入力端子、４０，４２……ジヨセフソン回路素
子、４１，４３……制御信号入力端子。
Claims (1)
- 【特許請求の範囲】 １ 互いに並列に接続され超伝導状態と常伝導状
態との間で切り換わる少なくとも２個の超伝導回
路素子を有し、これら超伝導回路素子に供給され
る制御電流に応じて超伝導状態と常伝導状態との
間で複数の周期的に変化する閾値特性を生ずる超
伝導回路を有する第１及びび第２の演算回路と、 前記第１及び第２の演算回路に磁気的に誘導結
合され、第１の演算回路の超伝導回路に少くとも
２つの一極性の制御電流を供給すると共に、第２
の演算回路の超伝導回路に少くとも２つの反対極
性の制御電流を供給する制御電流供給源と、 第１の演算回路の超伝導回路に一極性のバイア
ス電流を供給する第１のバイアス電流供給源及び
第２の演算回路の超伝導回路に反対極性のバイア
ス電流を供給する第２のバイアス電流供給源とを
具え、 前記制御電流は第１及び第２の演算回路が同時
に常伝導状態にならない値に選択するよう構成
し、 前記第１及び第２の演算回路の超伝導回路の一
端をそれぞれ第１及び第２のバイアス電流供給源
に接続すると共に他端を基準電位に接続し、第１
及び第２の演算回路の各バイアス電流供給源との
接続部を相互に接続し、この接続点を出力負荷抵
抗を介して基準電位に接続し、前記制御電流供給
源から供給される少くとも２つの制御電流に応じ
て正、０、負の３個の論理値のうちのいずれか１
個の論理値を出力するように構成したことを特徴
とする３値論理演算回路装置。 ２ 前記第１及び第２の演算回路が、それぞれ１
個の超伝導回路を有することを特徴とする特許請
求の範囲第１項に記載の３値論理演算回路装置。 ３ 前記第１の演算回路が、互いに並列に接続さ
れ別々の制御電流供給源に接続された２個の超伝
導回路を有し、第２の演算回路が１個の超伝導回
路を有することを特徴とする特許請求の範囲第１
項に記載の３値論理演算回路装置。 ４ 前記一極性のバイアス電流（＋IB）及び反
対極性のバイアス電流（−IB）は前記超伝導回
路に対し臨界電流がサイクリツクに変動する同じ
値に選択することを特徴とする特許請求の範囲第
１項に記載の３値論理演算回路装置。 ５ 前記第１の演算回路と第２の演算回路とはそ
れぞれ２個のインダクタンスの直列枝路に、ダン
ピング抵抗を並列接続し、更に２個のジヨセフソ
ン素子の直列枝路を並列接続したものより成り、
制御電流に応じて超伝導状態と常伝導状態との間
で複数の周期的に変化する閾値特性を生ずる超伝
導回路を構成することを特徴とする特許請求の範
囲第１項に記載の３値論理演算回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244352A JPS6398220A (ja) | 1986-10-15 | 1986-10-15 | ３値論理演算回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244352A JPS6398220A (ja) | 1986-10-15 | 1986-10-15 | ３値論理演算回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6398220A JPS6398220A (ja) | 1988-04-28 |
| JPH0477487B2 true JPH0477487B2 (ja) | 1992-12-08 |
Family
ID=17117422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61244352A Granted JPS6398220A (ja) | 1986-10-15 | 1986-10-15 | ３値論理演算回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398220A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361934A (en) * | 1976-11-16 | 1978-06-02 | Fujitsu Ltd | Ternary logical circuit using josephson junction device |
| JPS585033A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | 超電導論理回路 |
-
1986
- 1986-10-15 JP JP61244352A patent/JPS6398220A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6398220A (ja) | 1988-04-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |