JPH0477941A - 画像制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置に関し、特に、例えば、画像デー
タを記憶し、その画像の表示を制御する画像制御装置に
関する。

［従来の技術］ 従来、画像データを記憶し、その画像の表示を制御する
画像制御装置は第１１図に示すように構成されていた。

説明のため、この画像制御装置の画像データ入出力単位
は８ビツトであり、画像データは１画素１ビツトとする
。記憶部１０１の記憶アドレス先頭を０番地（バス・マ
スクから見たアドレスは、これにオフセット・アドレス
が加算される）とすると、二次元のマトリックス構造を
もつ画像データは、第１２図に示すように、左上端から
８画素毎に列方向に記憶部１０１の０番地から１行分、
ｃｏｌ、ｅｎｄ番地まで、順に格納される。次に、２行
目の画像データが、ｐｉｔｃｈ番地から（ｐｉｔｃｈ　
＋ｃｏ１．ｅｎｄ　）番地まで格納される。以下同様に
して、最後の行（ｒｏｗ、ｅｎｄ）の画像デー夕まで、
記憶部１０１に格納される。ここで、般には、ｐｉｔｃ
ｈ≧ｃｏ１．ｅｎｄである。通常、ソフトウェアでのア
ドレスの扱い易さやハードウェアの周辺回路の簡単化の
ため、ｐｉｔｃｈの値ば２のべき乗の数値（＝２”）が
用いられる。

従って、第１２図が示すように０から数えてｙ行目の、
８画素単位で０から数えてＸ番目のデータが格納されて
いる記憶部のアドレスは（ｐｉｔｃｈＸ　ｙ　＋　Ｘ　
）番地となる。このように記憶アドレスを定義すると、
表示装置制御部１０２で発生する記憶部に対するアドレ
スは、水平方向をカウントするカウンタと垂直方向をカ
ウントするカウンタのそれぞれの出力を単に連結するだ
けでよく演算回路が必要ない。

次に、画像データを、例えば、ラスタ・スキャン方式の
ＣＲＴデイスプレィ（以下、ＣＲＴという）をもつ表示
装置に伝送する手順について説明する。ラスタ・スキャ
ン方式による画像データ表示の場合、一般に、ＣＲＴを
左から右へ走査しなから１画素づつ表示し、右端に達し
た時表示なしに左端に戻り、これを繰り返し１ラインず
つ上から下へと表示していくという順序をとる。このよ
うな走査において、左右方向の走査のタイミングは、水
平同期信号（以下、Ｈ３ＹＮＣ信号という）を基準とし
ている。左右方向の走査を続けながら、走査がＣＲＴ最
下部に達したら、表示を行うことなくＣＲＴ最上部に走
査を戻し、以降、これを繰り返す。この上下方向の走査
のタイミングは、垂直同期信号（以下、ＶＳＹＮＣ信号
という）を基準としている。第１３図は、この走査の様
子を模式的に示したものである。また、第１３図におい
て、実線は表示しながらの走査で、点線は表示しない状
態での走査を示す。第１４図と第１５図とは、それぞれ
、表示装置制御部１０２と表示装置Ｉ／Ｆ部１０３のブ
ロック図である。表示装置制御部１０２では、ＶＳＹＮ
Ｃ信号で、垂直方向カウンタ１３２をクリアし、続＜Ｈ
３ＹＮＣ信号で、水平方向カウンタ１３１をクリアする
。表示装置Ｉ／Ｆ部１０３のＬＯＡＤ信号は、表示装置
制御部１０２に送られ、この信号を基に、表示可能信号
を発生し、アドレス・セレクタ部１０４を表示時のアド
レスに切り換え、かつ、表示データ要求信号を発生し、
記憶部１０１に画像データの転送要求を行う。一方、表
示装置Ｉ／Ｆ部１０３では、表示装置の同期信号である
ＶＳＹＮＣ信号、Ｈ５ＹＮＣ信号、及び非表示期間を示
すブランク信号を発生し、かつ、記憶部から送られる画
像表示データ（ここでは、８画素）をロード信号（以下
、ＬＯＡＤ信号という）で、パラレル・シリアル変換器
１４１にラッチし、シリアライズされたデータを表示装
置に送る。ここで、左右方向走査に関する非表示期間を
示すブランク信号をＨＢＬＡＮＫ信号、上下方向に関す
るものをＶＢＬＡＮＫ信号という。第１６図は、画像デ
ータを表示するため、ＣＲＴを走査する制御信号のタイ
ムチャートを表す図である。さらに、第１７図には、表
示開始時の１ライン走査の制御タイミングを詳細に表す
タイムチャートを示す。

前述の二つのカウンタ（水平方向カウンタと垂直方向カ
ウンタ）の出力は連結し、アドレス・セレクタ部１０４
を介して、記憶部１０１に記憶アドレスを提供する。ま
ず、表示開始時には記憶部１０１のアドレスは０番地が
セットされる。そのとき、バス制御部１０５に、表示デ
ータ要求信号が送られると、バス制御部１０５から記憶
部１０１に制御信号が送られ、０番地に格納された画像
データ左上端の８画素が表示データとして表示装置１／
Ｆｍ１０３に送られる。次の表示データ要求信号オンの
タイミングで、水平方向カウンタ１３１のみインクリメ
ントされ、記憶部の１番地に格納された画像データが、
表示データとして表示装置に送られる。以下、同様にし
て、ＨＢＬＡＮＫ信号がオンとなるまで画像データの伝
送が繰り返される。そして、ＨＢＬＡＮＫ信号がオンと
なった時点で１行分の画像データの表示が完了したこと
になる。次のＨ５ＹＮＣ信号の発生で、表示装置制御部
１０２では、水平方向カウンタ１３１はクリアされ、垂
直方向カウンタ１３２はインクリメントされ、次の行の
画像データ転送が開始される。記憶部１０１には、アド
レスとして（ｐｉｔ−ｃｈＸ］、）番地が送られ、記憶
部１０１からは、２行目の画像データが表示データとし
て出力される。このように、Ｈ５ＹＮＣ信号毎に、１行
分の画像データが表示装置に送られる。最終行の最後の
データが送られると、ＶＢＬＡＮＫ信号がオンとなり、
次のＶＳＹＮＣ信号で、また再び、ＣＲＴ左上端から走
査を開始し、以下、これを繰り返す。

［発明が解決しようとする課題］ しかしながら、上記従来例では、画像データ１行分の読
み出しをＨ３ＹＮＣ信号のタイミングに合わせていたた
め、縦長型ＣＲＴを採用した場合、ＣＲＴ画面のチラッ
キを抑えるために、横長型ＣＲＴと同じＶＳＹＮＣ信号
周波数で走査を続けようとすると、ＨＳＹＮＣ信号周波
数を高く設定する必要があった。しかし、Ｈ３ＹＮＣ信
号周波数を高くすると、それに合わせて画像データの記
憶部からの読み出しを速くする必要があり、このことは
、結果として記憶部に高速メモリの採用を余儀なくして
いた。さらに、Ｈ３ＹＮＣ信号を高周波化することは、
ＣＲＴ内の偏向ヨーク（電子銃より放出される電子を偏
向させるために磁界を制御するコイル）に流れる電流を
増大させ、発熱や部品のランクアップの問題を生じさせ
ることにもなる。このため、縦長型ＣＲＴは高価なもの
になるという欠点があった。

本発明は上記従来例に鑑みてなされたもので、簡単な構
成で画像データを効率的に入出力できる画像制御装置を
提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために本発明の画像制御装置は、以
下の様な構成からなる。すなわち、画像データを記憶し
、前記画像データの入出力を制御する画像制御装置であ
って、前記画像データを記憶する記憶手段と、前記画像
データ入出力の際に、前記画像データのアドレスの一部
に従い前記画像データを並べ換える入出力データ並べ換
え手段と、前記画像データ表示時、前記記憶手段から前
記画像データの読み出し方向を変化させて読み出すよう
指示する指示手段と、前記指示手段の指示に従って、前
記記憶手段のアドレスを発生するアドレス生成手段と、
前記画像データ表示時に前記記憶手段より読み出した画
像データを前記指示手段の指示に従い並べ換える表示デ
ータ並べ換え手段とを有することを特徴とする画像制御
装置を備える。

［作用］ 以上の構成により、本発明は、画像データを記憶部に書
き込む際に、各行ごとに並べ換えて記憶させ、記憶部か
ら画像データを読み出す際に、記憶部のアドレスを生成
し、読み出されたデータを並べ換えることにより、各列
ごとに表示データを得ることができるよう動作する。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

第１図は本発明の代表的な実施例である入出力データの
単位が８ビツトの画像制御装置を示すブロック図である
。第１図において、ＣＰＵやグラフィック・コントロー
ラ、イメージ・プロセッサなどのバス・マスクを１、画
像データを記憶する記憶部を２、バス・マスタエのアド
レスや制御信号から記憶部２などの制御信号を生成する
バス制御部を３、バス・マスタ１のアクセス時のデータ
をアドレスの一部に従い並べ換える入出力データ並べ換
え部を４、記憶部２から表示装置に送るために読み出す
時のアドレス、その時読み出されたデータの並べ換え信
号及びその他表示時の制御信号を生成する表示装置制御
部を５、バス・マスタ１のアクセス時のアドレスと表示
時に表示装置制御部５で生成されるアドレスを切り換え
るアドレス・セレクタ部を６、表示装置に送るために記
憶部２から読み出されたデータを表示装置制御部５の並
べ換え信号に従い並べ換える表示データ並べ換え部を７
、そして、表示装置の制御信号を発生し、表示装置との
インタフェースをとる表示装置Ｉ／Ｆ部を８としている
。

本実施例においては、画像処理装置の記憶部２の各部分
（＃７〜＃０）をそれぞれ２メガビツト（１メガビツト
＝１０４８５７６　（＝２”）ビツト）として説明する
。さらに、画像データは１画素１ビツトであるとし１人
８力単位に対して各ビットの入出力が記憶部＃７〜＃０
にそれぞれ割り当てられているとする。このような場合
、記憶部２に格納される画像データの格納場所を表すア
ドレス八〇は、記憶部２の各部分（＃７〜＃０）の容量
が２メガビツト（〜２”ビット）であるため、２１ビツ
トの長さで表現できる。いま、このアドレスＡＩ、の各
ビットを、Ａｇｏ〜Ａｏとする。

また、本実施例における記憶部２の全記憶容量は２メガ
ビツトｘ８＝１６メガビツトとなるので、例えば、４０
９６画素（横）Ｘ４０９６ライン（縦）の構成で１画素
１ビツトの画像データを扱うことができる。

次に第２図（Ａ）が示すように、１画素１ビツト、４０
９６画素（横）ｘ４０９６ライン（縦）で構成される画
像データ全体を、８ラインｘ８画素単位にブロック化し
て考えると、第２図（Ｂ）が示すように、アドレスＡ、
ｌの内部構成を、Ａ。

〜Ａｏで各列のブロックアドレスを、Ａ　ｘ　ｏ　”　
Ａ　ｌ　ｔで各行のブロックアドレスを、そして各ブロ
ック内の８行の各ラインアドレスをＡ、〜Ａ、でそれぞ
れ表現するよう組むことができる。ここで、特に、Ａ８
〜Ａｏ、Ａ２ｏ〜ＡＩ□、Ａ、、　〜Ａ９をそれぞれ、
Ｍ　Ｂ　ＣＡ　８〜０　（Ｍｅｍｏｒｙ　Ｂｌｏｃｋ　
ＣｏｌｕｍｎＡｄｄｒｅｓｓ　　：メモリブロック列ア
ドレス）、ＭＢＲＡ　８〜Ｏ（Ｍｅｍｏｒｙ　Ｂｌｏｃ
ｋ　Ｒｏｗ　Ａｄｄｒｅｓｓ　：メモリブロック行アド
レス）　、　ＭＬＮＡ２〜Ｏ（ＭｅｍｏｒｙＢｌｏｃｋ
　ＬｉＮｅ　Ａｄｄｒｅｓｓ：メモリブロックラインア
ドレス）と呼ぶことにする。バス・マスタ１が記憶２を
アクセスする時には、このＭ　Ｂ　ＣＡ　ｎとＭＢＲＡ
ｎはアドレス・セレクタ部６を通してそのまま記憶部２
のＢ　ＣＡ　ｎ　（Ｂｌｏｃｋ　Ｃｏｌｕｍｎ　Ａｄｄ
ｒｅｓｓ　ニブロック列アドレス）　、　Ｂ　ＲＡ　ｎ
　（Ｂｌｏｃｋ　ＲｏｗＡｄｄｒｅｓｓ　　ニブロック
行アドレス）に供給され、ＭＢＣＡｎ＝ＢＣＡｎ％ＭＢ
ＲＡｎ＝ＢＲＡｎとなる。また、ＭＬＮＡｎは記憶部２
の各部分のＭＡｎ（メモリアドレス）に共通に供給され
る。

このような記憶部２において、縦長方向の画像を表示す
る場合には、第３図のように記憶部２の■の部分を使用
し、また、横長方向の画像を表示するには■の部分を使
用すれば良い。

まず、最初にバス・マスタ１が、画像データを入出力す
る場合について考える。本実施例ではバス・マスタ１の
扱う画像データはＭ　Ｌ　Ｎ　Ａ　ｎに従い、第４図（
Ａ）に示す入出力データ並べ換え部４内のビットスワツ
パ４１で並べ換えられて記憶部に対して読み出し、書き
込みが行われる。ここで、バス・マスタｌの扱う表示デ
ータの８画素は、最上位ビットをＢ７、最下位ビットな
りＯとして、入出力データ並べ換え部４を通して読み書
きされるものとする。並べ換え方法は種々の方法が適用
できるが、ここでは、第４図（Ｂ）に示す論理式で表さ
れる並べ換え方法を考える。このような並べ換え方法に
従うなら、ピットスワツパ４１は、８個の８→１（８個
の入力から１個を選択する）データセレクタで構成され
る回路となる。

これは入力４２　（ｉｎ？、ｉｎ６．ｉｎ５．ｉｎ４．
ｉｎ３．ｉｎ２．ｉｎｌ。

ＬｎＯ）から入力されたデータ（ｂ７．ｂ６．ｂ５．ｂ
４．ｂ３゜ｂ２．ｂｌ、ｂＯ）が、並べ換え指定４４　
（Ｓ２．Ｓｌ、５（１）　テ指定された並べ換え方法に
従って並べ換えられ、８力４３　（ｏｕｔ７．ｏｕｔ６
．ｏｕｔ５．ｏｕｔ４．ｏｕｔ３．ｏｕｔ２゜ｏｕｔＬ
、ｏｕｔＯ）に出力されるものである。このとき、並べ
換え指定４４　（Ｓ２．ＳＬ、ＳＯ）によって指定され
る並べ換えは、は次の通りである。ここで説明の都合上
、各並べ換えに対して、ｓｗａｐＳ２　ＳＩ　Ｓ。

（Ｓ２　ＳＩ　Ｓｏはそれぞれ０もしくは１の値が入る
。

但し、ｓｗａｐｏｏｏは並べ換え無しを意味する）と名
前をつける。

（Ｓ２．Ｓｌ、Ｓｏ）　＝　（０，０，０）の時、（ｂ
７．ｂ６．ｂ５．ｂ４．ｂ３．ｂ２．ｂｌ、ｂｏ）　：
ｓｗａｐｏｏｏ（Ｓ２．Ｓｌ、Ｓｏ）　＝　（０，０，
１）の時、（ｂ６．ｂ７．ｂ４．ｂ５．ｂ２．ｂ３．ｂ
Ｏ，ｂｌ）　　：ｓｗａｐＯｏｌ（Ｓ２．Ｓｌ、ＳＯ）
　＝　（０，１，０）の時、（ｂ５．ｂ４．ｂ７．ｂ６
．ｂｌ、ｂＯ，ｂ３．ｂ２）　　：ｓｗａｐｏｌｏ（Ｓ
２．Ｓｌ、ＳＯ）　＝　（０，１，１）の時、（ｂ４．
ｂ５．ｂ６．ｂ７．ｂＯ，ｂｌ、ｂ２．ｂ３）　　：ｓ
ｗａｐｏｌｌ（Ｓ２．Ｓｌ、ＳＯ）　＝　（１，０，０
）の時、（ｂ３．ｂ２．ｂｌ、ｂＯ，ｂ７．ｂ６．ｂ５
．ｂ４）　　：ｓｗａｐｌＯＯ（Ｓ２．Ｓｌ、ＳＯ）　
＝　（１，０，１）の時、（ｂ２．ｂ３．ｂ［）、ｂｌ
、ｂ６．ｂ７．ｂ４．ｂ５）　　：５ｖａｐｌＯ１（Ｓ
２．ＳＬ、Ｓｏ）　＝　（１，１，０）の時、（ｂｌ、
ｂｏ、ｂ３．ｂ２．ｂ５．ｂ４．ｂ７．ｂ６）　　：ｓ
ｗａｐＨ０（Ｓ２．ＳＬ、Ｓｏ）　＝　（１，１，１）
の時、（ｂｏ、ｂｌ、ｂ２．ｂ３．ｂ４．ｂ５．ｂ６．
ｂ７）　　：ｓｗａｐＨｌ第５図は入出力並べ換え部４
の構成を示すブロック図である。前述の並べ換えｓｗａ
ｐＳ２　ＳＩ　Ｓｏは２回行なうと元に戻る性質がある
ことから、この入出力並べ換え部４においては、前述の
並べ換えｓｗａｐＳ２　ＳＩ　ＳＯに従う同じピットス
ワツパ５１．５２を用いている。このような場合、バス
・マスタ１が書き込むデータは、入出力データ並べ換え
部４において、ｓｗａｐＳ２　ＳＩ　ＳＯに従って並べ
換えられて記憶部２に記憶され、そのデータをバス・マ
スタ１が読み出す際には入出力データ並べ換え部４でも
う一度ｓｗａｐｓ２　ＳＩ　Ｓｏに従って並べ換えられ
て読み出される。このようにして、書き込んだ時と同じ
データが読み出される。従って、バス・マスタ１は通常
のメモリと金（同様にアクセスできる。また、別の並べ
換え方法を採用した場合、例えば、入力の際の並べ換え
方法として、（、Ｓ２．Ｓｌ。

ＳＯ）　＝　（０，０，０）の時はＯビット、（０，０
，１，）の時は１ビツト、（（＋、１．０　）の時は２
ビツト、以下同様にして（１，１，１）の時は７ビツト
それぞれ圧にローテーションさせるとすると、出力の際
の並べ換え方法としては右にローテーションさせる方法
を用いなければならない。このような場合には、入力、
出力の並べ換え方法が異なるが、要はバス・マスタ１か
ら見て記憶部２に書き込んだデータと同じデータが読み
出せるように入出力データ並べ換え部４を設計すれば良
い。バス・マスク１が、画像データを前述の並べ換えｓ
ｗａｐＳ２ＳＩ　ＳＯに従って１ブロツク（８画素×８
ライン）書き込んだ時の記憶部２の内部記憶の様子を第
６図に示す。

次に、記憶部２に書き込まれた画像データを読み出して
表示する制御について説明する。第７図（Ａ）及び第７
図（Ｂ）に表示装置制御部５の構成を示す。この表示装
置制御部５は縦長型ＣＲＴを表示装置として制御できる
よう動作する。このとき、表示装置制御部５は、第８図
に示すように縦長型ＣＲＴを縦方向に下から上へ水平走
査するよう制御するので、垂直方向カウンタ７１は、タ
ウン・カウントとなり、ＨＳＹＮＣ信号がオンとなるご
とにリセットされる。また、表示装置制御部５は、縦長
型ＣＲＴを左から右へ垂直走査するよう制御するので、
水平方向カウンタ７２は、アップ・カウントとなり、Ｈ
５ＹＮＣ信号がオンとなるごとにインクリメントされ、
ＶＳＹＮＣ信号によりリセットされる。それらカウンタ
出力を用いて記憶部２に対するアドレスと表示データ並
べ換え部７に対する並べ換えの指定を行う。この場合、
表示装置Ｉ／Ｆ部８やバス制御部３に対する制御信号は
従来と同じなので、表示装置Ｉ／Ｆ部８とバス制御部３
とは従来と同じものを用いることができる。

画像データの読み出しは、最初に画像データ１ブロツク
（８画素×８ライン）について、次に、ｌブロックの内
部について説明する。垂直方向カウンタ７１では表示デ
ータ出力の垂直方向（８画素単位）アドレスをカウント
するので、垂直カウンタ出力（ＶＣＮＴ８〜Ｏ）は表示
画面上の画像データ１ブロツク（８画素×８ライン）ブ
ロック行アドレスを指定する。これに対して、水平方向
カウンタ７２では表示データ出力の水平方向（１ライン
単位）をカウントするので、水平カウンタ出力の一部（
ＨＣＮ７２〜０）は表示画面上の画像データ１ブロツク
（８画素×８ライン）ブロック列アドレスを指定する。

また、水平カウンタ出力の残り（ＨＣＮ７２〜０）は画
像データ１ブロツク内の列数な指定する。ここで、４０
９６画素Ｘ４０９６ライン、１画素１ビツトのブロック
化された画像データを縦型ＣＲＴ表示するために、水平
カウンタ出力（ＨＣＮ７２〜０）と垂直カウンタ出力（
ＶＣＮＴ８〜０）から、表示ブロック列アドレス（ＤＢ
ＣＡ８〜０）、表示ブロック行アドレス（ＤＢＲＡ８〜
Ｏ）及び表示ブロック内列数（ＤＬＮＡ２〜０）を第９
図（Ａ）に示すように定義する。即ち、ＶＣＮＴ８〜０
＝ＤＢＲＡ８〜０、ＨＣＮＴＩＩ〜３＝ＤＢＣＡ８〜０
、ＨＣＮＴ２〜０＝ＤＬＮＡ２〜０である。また、第９
図（Ｂ）にはＤＭＡ２〜０、ＤＭＡ２〜０及びＤＬＮＡ
２〜０と表示データの対応関係を示す。前述の説明から
れかるように、垂直方向カウンタがＨＳＹＮＣ信号によ
り制御され、水平方向カウンタがＶＳＹＮＣ信号により
制御されることにより、画像データｌブロック（８画素
×８ライン）単位で、行方向に１列分づつＨ８ＹＮＣ信
号のタイミングにあわせて読み出されることになるので
、ＣＲＴ画面の下から上へ走査を繰り返し、その走査を
左から右へ行うことによって画像データの表示が行われ
る。

次に、画像データ１ブロツク（８画素×８ライン）内部
について考える。第７図（Ｂ）が示すように、記憶部２
の画像データブロック内部の行の指定は、ＨＣＮＴ２〜
０で行われる。表示装置制御部５でＨＣＮＴ２〜０を基
に出力される表示データ記憶アドレス（Ｄｉｓｐｌａｙ
　ｄａｔａ　Ｍｅｍｏｒｙ　Ａｄｄ−ｒｅｓｓ：ＤＭＡ
２〜０）は、アドレス・セレクタ部６を介して記憶部２
にＭＡ２〜Ｏとして供給される。第１０図（Ａ）に、Ｈ
ＣＮＴ２〜０とＭＡ２〜Ｏの関係を示す。第１０図（Ａ
）から明らかなように、ＭＡ２〜０は各記憶部（＃７〜
＃０）で異なるものとなる。このことは、第１０図（Ｂ
）の９１に示すブロックの内部状態の各画素の右上の添
数字で示される。例えば、ＨＣＮＴ２〜０＝（０，０，
０）の時は、その添数字がＯの部分が読み出されるので
、第１０図（Ｂ）の９２に示すように表示データ並べ換
え部７の入力の１行目のデータは、それらを並べたもの
となっている。以下、）（ＣＮＴ２〜ｏ＝　（ｏ、ｏ、
ｉ　＞〜（１，１，１）ついても同様である。表示装置
制御部５の表示データ並べ換え部７に対する並べ換え指
定（Ｓ２．　Ｓｌ、　ＳＯ）は、ＨＣＮＴ２〜Ｏの各ビ
ットを反転したものとなるので、第１０図の９３が示す
ように、表示データ並べ換え部７の出力は、第６図の６
１で示した元の入力画像データ１ブロツクに対して、時
計回りに９０２回転させたもののようになる。また、先
に定義したようにＨＣＮＴ２〜０＝ＤＬＮＡ２〜０なの
で、ＤＬＮＡ２〜０により画像データブロック内のデー
タアドレス指定ができる。しかし、ＤＭＡ２〜０はブロ
ック内列数として定義されていることを考慮すると、画
像データはブロック内で第１列、第２列、・・・、第８
列と配列し直されて読み出されることになる。このこと
は、言い換えると、反時計回りに９０゛回転して読み出
していることになる。ここで、表示データ並べ換え部７
の出力が、元の入力画像データブロックに対して、時計
回りに９０゛回転していることを考慮すると、ＤＬＮＡ
２〜０によって列数指定を行って読み出した画像データ
は元と同じ画像データとなって読み出されることになる
。

従って、本実施例に従えば、記憶部から読み出す画像デ
ータを並べ換えることにより、列方向に画像データを読
み出すことができるので、Ｈ３ＹＮＣ信号のタイミング
と、画像データ１列分の読み出しを合わせることにより
、ＨＳＹＮＣ信号周波数を変えることなく、効率的に画
像データを縦長型ＣＲＴに表示することができる。

また、本実施例に従えば、配憶部における画像データ並
べ換えを考慮することなく、バス・マスクからの画像デ
ータ入出力を行うことができる。

［他の実施例］ 記憶部２をダイナミックＲＡＭで構成する場合には、バ
ス制御部３で、ＲＡＳ、ＣＡＳ、ＷＥを発生し、アドレ
ス・セレクタ部６の出力アドレスを２つに分けＲＡＳと
ＣＡＳに合わせてダイナミックＲＡＭに供給すれば良い
。

なお、本実施例においては１画素１ビツトで記憶する画
像制御装置について説明してきたが、本発明はこれに限
定されるものではない。例えば、階調表現する表示装置
あるいはカラー表示する表示装置のように、１画素を複
数ビットで記憶する画像処理システムの場合にも、各ビ
ット単位で本発明を適用することができる。

［発明の効果］ 以上説明したように、本発明によれば、簡単な構成で画
像データを効率的に入出力することができる効果がある
。

【図面の簡単な説明】

第１図は本発明の代表的な実施例である画像制御装置を
示すブロック図、 第２図（Ａ）はブロック化された画像データと記憶部ア
ドレスとの対応を示す図、 第２図（Ｂ）は記憶部アドレスの構成図、第３図は記憶
部２と表示データサイズの対応を示す図、 第４図（Ａ）ピットスワツパの入力、出力及び制御デー
タを示す図、 第４図（Ｂ）はデータ入れ換えの論理式を表す図、 第５図は入出力データ並べ換え部４の構成図、第６図は
画像データ１ブロツク分の人力データ第１０図（Ａ）は
画像データ１ブロツク内の列数と記憶アドレスの関係を
示す図、 第１Ｏ図（Ｂ）は画像データｊブロック内のデータ並べ
換えを説明する図、そして、第１１図〜第１７図は従来
例の説明図である。 図中、１・・・バス・マスク、２・・・記憶部、３・・
・バス制御部、４・・・入出力データ並べ換え部、５・
・・表示制御部、６・・・アドレス・セレクタ部、７・
・・表示データ並べ換え部、８・・・表示装置Ｉ／Ｆ部
、４１・・・ピットスワツパ、７１・・・垂直方向カウ
ンタ、７２・・・水平方向カウンタである。 第８図は縦長型ＣＲＴの走査を示す図、第９図（Ａ）は
表示データアドレスと水平・垂直方向カウンタ出力との
対応関係を示す図、第９図（Ｂ）は表示データと表示デ
ータアドレスの対応関係を示す図、 特許出願人　　　キャノン株式会社 、：：ｊ　’−二二； 第 図 （Ａ） 第 図 （Ｂ） 第４ 図 （Ａ） 第 図 第 図 ！ 第 図 水平方向 アップカウント 第 図 第 図 （Ａ） 水平方向 ６□ ！

Claims (1)

1. 【特許請求の範囲】 　画像データを記憶し、前記画像データの入出力を制御
   する画像制御装置であつて、 前記画像データを記憶する記憶手段と、 前記画像データ入出力の際に、前記画像データのアドレ
   スの一部に従い前記画像データを並べ換える入出力デー
   タ並べ換え手段と、 前記画像データ表示時、前記記憶手段から前記画像デー
   タの読み出し方向を変化させて読み出すよう指示する指
   示手段と、 前記指示手段の指示に従つて、前記記憶手段のアドレス
   を発生するアドレス生成手段と、前記画像データ表示時
   に前記記憶手段より読み出した画像データを前記指示手
   段の指示に従い並べ換える表示データ並べ換え手段とを
   有することを特徴とする画像制御装置。