JPH0477943A - アドレス情報発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリをアドレス指定するためのアドレス情
報発生方法、特に、複数領域に分割したメモリの所望領
域をアドレス指定するアドレス情報発生方法に関する。

［従来の技術］ アドレス情報発生装置は、データ書込み又はデータ読出
しのために、所望のＸ及びＹアドレス値を発生する装置
である。アドレス情報発生装置は、ランダム・アクセス
・メモリ（以下”　ＲＡ　Ｍ”という）の様な半導体メ
モリの機能試験を行う半導体メモリ試験装置においても
使用されている。

ＲＡＭの機能試験は、一般に、注目するメモリ・セルと
、他のメモリ・セルのデータを所定の手順で、例えば、
交互に読出すことにより、エラー発生の有無を確認する
ことにより行われる。通常、注目するセルは、０番地か
ら順番に指定される。

［発明が解決しようとする課題］ ＲＡＭの機能試験において、ＲＡＭが大容量で、エラー
個所がある程度推定できる場合、メモリ試験は、特定の
メモリ領域に関して行われる。例えば、ＲＡＭのメモリ
容量をモデル化して示す第２図において、　“ｆ”で示
す領域のみをウオーキング・パターン即ち隣接する各メ
モリ・セルを順番に、試験する場合を考える。ｆ領域は
、アドレス（ｘ、　　ｙ）　　が、　（１００００００
０、０１００００００＞〜（１０１１１１１１，０１１
１１１１１）の範囲にあり、ｆ領域の左下端のアドレス
は、アドレス・ゼロ（ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ
、ｏｏｏｏ。

０００）に対して、　（１０００００００，０１０００
０００）のオフセットを持っている。

通常のアドレス・カウンタ回路を使用した従来の試験方
法では、このｆ領域を試験する場合のＸＹアドレス値の
変化については、Ｘアドレス値（１０００００００）か
ら増加し、最大値（１０１，１１１１１）に達した次の
テスト・サイクルで、上記のオフセット量を再ロードす
る必要がある。

または、算術論理演算装置（“ＡＬｔＪ″という）機能
を有するアドレス発生装置を使用すると、Ｘ軸アドレス
・カウンタ回路の範囲をｆ領域の大きさ（Ｏ〜１０００
０００）とし、次のサイクルに移る度に、上記のオフセ
ット量を加算して、所望のアドレス値を生成する必要が
ある。この際、アドレス・カウンタにオフセット量をロ
ードするサイクルは、試験不能サイクル、即ちダミー・
サイクルとなる。更に、ＡＬＵを実現するためには、ハ
ードウェア構成が複雑になるので高価となり。

動作周波数も低く制限されるという欠点がある。

また、従来の試験方法では、所定の大きさに等分割され
た領域を個別に順番に試験する場合、次の領域に移る毎
に、次の領域の最初の位置のアドレス値がロードされる
。そのために、従来は、各領域の最初のアドレス位置を
記憶させた複数のレジスタを用意したり、各領域をアド
レス指定している間に、レジスタの内容を書き換えるこ
とが行われる。しかし、多数のレジスタを使用すると、
構成が複雑化になり、また、レジスタの内容を書き換え
るためには、書き換え用のデータをデータ・メモリに多
数記憶させる必要があるという欠点がある。

したがって、本発明の目的は、ＡＬＵ等を必要とせず、
簡単な構成の装置で、ＲＡＭの所望の領域をアドレス指
定できるアドレス情報発生方法の提供にある。

本発明の他の目的は、等分割した複数のメモリ領域を連
続して、効率良くアドレス指定するアドレス情報発生方
法の提供にある。

［課題を解決するための手段］ 本発明は、メモリ領域を等分割した複数の領域のうち所
望領域をアドレス指定するアドレス情報発生方法であっ
て、第１及び第２アドレス情報を夫々発生する第１及び
第２カウンタ回路のうち少なくとも第１カウンタ回路の
複数ビットを、等分割された上記複数の領域の位置を示
す上位ビット・グループ及び上記領域内のアドレス位置
を示す下位ビット・グループに分割する第１ステップと
、第１及び第２カウンタ回路に、所望領域のアドレス指
定開始アドレスをロードする第２ステップと、第１カウ
ンタ回路の下位ビット・グループのみをカウント動作可
能にする第３ステップと、第１カウンタ回路の下位ビッ
ト・グループの値を変化させ、所望領域の所定境界値に
なったとき、第２カウンタ回路の値を変化させる第４ス
テップとを含み、所望領域内の全アドレス位置を指定す
るまで、上記第４ステップを繰返すことを特徴とする。

［作用］ 第１及び第２カウンタ回路に、所望領域の最初のアドレ
ス位置をロードし、上位ビット及び下位ビット・グルー
プに分割して動作可能にできる第１カウンタ回路の下位
ビット・グループをカウント動作可能にして、第１カウ
ンタ回路の下位ビット・グループの値を変化させ、所望
領域の境界値、即ち最大値又は最小値になった次のサイ
クルで、第２カウンタ回路の値はｌだけ変化される。第
１カウンタ回路の上位ビット・グループは、最初のアド
レス位置がロードされた後、カウント動作不能状態とな
り、値を保持しているので、この時、第１カウンタ回路
は最初の値に戻る。したがって、第１カウンタ回路の値
をロードし直したり、又はＡＬＵを使用してアドレス・
ゼロからのオフセット量を加算してアドレス値を生成す
る必要がない。

［実施例］ 第１図は、本発明のアドレス情報発生方法を実現するた
めのアドレス情報発生装置を示すブロック図である。Ｃ
ＰＵを含むシーケンス制御器（１０）は、クロック信号
が供給され、このクロック信号に同期して動作し、本装
置の動作タイミング等を制御するための種々の制御信号
を発生する。

制御器（１０）は、その内部を介して、クロック信号を
この装置内の他の構成要素に供給し、また、その供給の
開始及び停止を制御できる。ＲＡＭ等のデータ・メモリ
（１２）には、試験パターンを発生するためのマイクロ
プログラムが予めロードされている。この試験パターン
は、被試験メモリのメモリ・セルを選択するための数値
データ、書込み及び読出しのためのアドレス指定順序等
のデータを含んでいる。制御器（１０）は、メモリ（１
２）内のマイクロプログラムを読出し、解読して、制御
信号を出力し、且つ数値データの出力を制御する。

Ｘ軸アドレス情報は、ビット分割ラッチ回路（１４ａ）
、カウンタ回路（１６ａ）、レジスタ回路（１８ａ）、
デジタル比較器（２０ａ）及びキャリー発生器（２２）
を含むＸアドレス情報発生部から発生され、Ｙ軸アドレ
ス情報は、ビット分割ラッチ回路（１４ｂ）、カウンタ
回路（１６ｂ）、レジスタ回路（１８ｂ）、デジタル比
較器（２０ｂ）及びキャリー発生器（２２）を含むＹ軸
アドレス情報発生部から発生される。Ｘ軸及びＹ軸アド
レス情報発生部のビット分割ラッチ回路、カウンタ回路
、レジスタ回路及び比較器は、構成が同一であり、これ
らの各構成要素を共通に説明する場合は、ａ及びｂの符
号を省略する。Ｘ軸及びＹ軸アドレス情報発生部からの
Ｘ及びＹアドレス情報は、夫々カウンタ回路（１６ａ）
及び（１６ｂ）から発生され、メモリへのデータ書込み
及び読み出しのアドレス情報として使用される。

カウンタ回路（１６）は、例えば、８ビツトのカウンタ
回路であり、クロック端子、データ端子、制御端子、キ
ャリ一端子及びビット・イネーブル端子を有する。ただ
し、この実施例では、キャリ一端子は、Ｙ軸アドレス発
生部でのみ使用し、Ｘ軸アドレス発生部では使用しない
、クロック端子には、制御器（１０）を介したクロック
信号が入力され、データ端子には、制御器（１０）から
の数値データが入力されて、カウンタ回路（１６）は、
最初のアドレス指定位置となる数値データがロードされ
た後、クロック信号に同期してカウント動作を行う、制
御端子に、制御器（１０）から供給される制御信号は、
数値データのロード、カウントの方向（カウント・アッ
プ又はカウント・ダウン）等を制御する。

このカウンタ回路（１６）の特徴は、出力ビットを任意
の上位ビット及び下位ビットの２つのグループに分割し
て、ビット・イネーブル端子に供給されるビット・イネ
ーブル信号に応じて、一方のグループのみをカウント動
作可能即ちイネーブルできることである。さらに、Ｙ軸
カウンタ回路（１６ｂ）では、キャリ一端子に信号が供
給される期間に入力されたクロック信号に関して、カウ
ンタ回路（１６ｂ）はカウント動作する。このカウンタ
回路（１６）の具体的構成及び動作については、後述す
る。

ビット分割ラッチ回路（１４）には、カウンタ回路（１
６）の出力ビットを上位及び下位ビットのグループに分
割するためのデータが入力される。

このデータは、ラッチ・イネーブル信号が供給されると
、ビット分割ラッチ回路（１４）に保持される。さらに
、ビット分割ラッチ回路（１４）には、上位ビット又は
下位ビット選択信号が供給される。この信号に応じて、
分割した上位ビット又は下位ビット・グループの一方を
イネーブルするためのビット・イネーブル信号がビット
分割ラッチ回路（１４）から出力される。

Ｘ軸アドレス発生部では、ビット・イネーブル信号は、
上述の様にカウンタ回路（１６ａ）に供給されるほか、
キャリー信号発生器（２２）及びデジタル比較器（２０
ａ）にも供給される。また、Ｙ軸アドレス発生部では、
ビット・イネーブル信号は、カウンタ回路（１６ｂ）及
び比較器（２０ｂ）に供給される。キャリー信号発生器
（２２）は８ビツト、デジタル比較器（２０）は８対の
入力ビットを有し、カウンタ回路（１６ａ）と同様のビ
ット・グループがイネーブルされる。

キャリー信号発生器（２２）は、第６図に示す様に、入
力ビットに対応する８個のオア回路、これらの出力が供
給される４個のナンド・ゲート及びナンド・ゲートの出
力が供給される１Ｍのオア回路で構成され、オア回路の
一方の入力端子にＯ又は１を入力することにより、その
オア回路に対応するビットがイネーブルされる。キャリ
ー信号発生器（２２ａ）は、カウンタ回路（１６ａ）か
らのカウント出力のうち、イネーブルされたビットが同
一の値になったとき、即ち、カウント・アップの場合は
、全部１になったとき、カウント・ダウンの場合は、全
部Ｏになったときに、キャリー信号を発生する。Ｙ軸及
びＹ軸しジスタ回路（１８ａ）、　（１８ｂ）には、カ
ウンタ回路（１６）の動作を開始する前に、これから発
生するアドレス情報の最終アドレス位置の夫々Ｘ及びＹ
アドレス値が、予め制御器（１０）からロードされてい
る。

デジタル比較器（２０）は、イネーブルされているビッ
トに関して、カウンタ回路（１６）及びレジスタ回路（
１８）の各ビット値を比較し、値が一致すると、制御器
（１０）に一致信号を供給する６　ｘ及びＹ軸比較器（
２０ａ）、　（２０ｂ）が同時に、一致信号を制御器（
１０）に供給するときに、制御器（ｌＯ）はマイクロプ
ログラムに基づく所定の制御を行う。

このアドレス情報発生装置で所望領域をアドレス指定す
るの動作を次に説明する。ここでは、説明を簡単にする
ために、第２図に示す様に、２５６Ｘ２５６ビツトのメ
モリのＸ及びＹ軸アドレスを各々４等分割して計１６個
の領域を形成する。

始めに、これら１６個の領域のうち、アドレス指定する
１つの所望領域として、例えば、ｆ領域を選択する。こ
の領域内で行うアドレス指定手順は、最小Ｙ軸アドレス
値について、Ｘ軸アドレス値を増加させ、Ｘ軸アドレス
値がこの領域内の最大値になる毎に、Ｙ軸アドレス値を
増加させ、領域内の全てのアドレス位置を指定するもの
とする。

動作上、Ｘ及びＹ軸ビット分割ラッチ回路（１４ａ）、
　（１４ｂ）は共に、制御器（１０）からのデータに基
づき、その内部において、８ビツトを下位グループが６
ビツト、上位グループが２ビツトになるように分割する
。Ｙ軸及びＹ軸アドレス情報のうち、下位６ビツトは、
各領域内のアドレス指定に使用され、上位２ビツトは、
１６個の領域のうちの１個の指定に使用されることは容
易に理解できよう。

ｆ領域の左下端の点からアドレス指定を開始するために
は、Ｘ及びＹ軸カウンタ回路（１６ａ）、（１６ｂ）に
は、夫々（１０００００００）及び（０１，０００００
０）の値がロードされる。また、ｆ領域の右上端の点で
終了するために、Ｘ及びＹレジスタ回路（１８ａ）及び
（１ｓ　ｂ）には、夫々（１０１１，１１１１）及び（
０１１１１１１１）が記憶される。さらに、上述の順番
で、アドレス指定をするために、カウンタ回路（１６ａ
）及び（１６ｂ）のカウントの方向は、　゛カウント・
アップ”に設定される。

アドレス指定を開始するために、Ｘ及びＹ軸ビット分割
ラッチ回路（１４ａ）及び（１４ｂ）は、分割した下位
６ビツトをイネーブルするために、制御器（１０）から
の下位ビット選択信号に基づいて、下位ビット・イネー
ブル信号を発生する。

Ｘ及びＹ軸の下位ビットがイネーブルされると、Ｘ軸カ
ウンタ回路（１６ａ）は、　（１０００００００）から
カウントを開始する。この状態で、Ｙ軸カウンタ回路（
１６ｂ）は、　（０１００００００）を保持している。

Ｘ軸カウンタ値が、　（１０１１１１１１）に達すると
、キャリー発生器（２２）は、Ｙ軸カウンタ回路（１６
ｂ）のキャリー端子に供給されるキャリー信号を発生す
る。Ｙ軸カウンタは、キャリー信号を受は取ると、カウ
ンタ値が１だけ増加して、　（０１０００００１）にな
り、これと同時にＸ軸力９２タ回路（１６ａ）のカウン
タ値は、下位ビットが（ＯＯＯ０００）に戻る。Ｘ軸力
９２タ回路（１６ａ）の上位ビット・グループは、ディ
スエーブルされているので、最初にロードされた値を保
持しており、Ｘ軸力９２タ回路（１６ａ）は、値をロー
ドし直すことなく、　（１０１１１１１１）から　（１
０００００００に戻ることができる。以下、同様にアド
レス指定を行い、Ｘ及びＹ軸カウンタ回路（１６ａ）、
（１６ｂ）のカウンタ値が、ｆ領域のＸ及びＹの最大ア
ドレス値（１０１１１１１１）及び（０１１１１１１，
１）になると、Ｘ及びＹ軸比較器（２０ａ）、　（２０
ｂ）は、一致信号を制御器（１０）に出力し、制御器（
１０）は一致信号に応答して、カウンタ回路（１６ａ）
及び（１６ｂ）へのクロック信号の供給を停止し、アド
レス指定動作を終了する。

次に、ａ、　　ｂ、　　ｃ、　　ｄ、　　ｅ、　　ｆ、
　　ｇ、　　ｈ及びｉ域を順番に、選択して、アドレス
指定する動作を第２及び第３図を参照して説明する。こ
の説明により、本装置の動作が更に詳細に理解できよう
。

便宜上、Ｘ及びＹ軸アドレス情報の下位ビット・グルー
プを夫々ＸＬ及びＹＬ、上位ビット・グループを夫々Ｘ
Ｈ及びＹ）Ｉで表し、Ｘ及びＹ軸アドレス情報を夫々Ｘ
　ＨＯＸ　ＬＣＩ〜Ｘ　ＨｍａｘＸ　Ｌｍａｘ及びＹ　
ＨＯＹ　ＬＯ〜Ｙ　ＨｍａｘＹ　Ｌｍａｘで表す、各領
域内でのアドレス指定順序は、ｆ領域について行った上
述の順序と同じである。ａ領域の左下端の点からアドレ
ス指定を開始するために、Ｘ及びＹ軸カウンタ回路（１
６ａ）、　（１６ｂ）　　には、　ＸＨＯＸＬＯ＝　　
（００００００００）、Ｙ）ｌＯＹＬＯ＝　（ＯＯＯＯ
ＯＯＯＯ）の値がロードされる。また、ｉ領域の右上端
の点でカウントを終了するために、Ｘ及びＹレジスタ回
路（１８ａ）及び（１８ｂ）には、夫々Ｘ　ＨｍａｘＸ
Ｌｍａｘ＝　（１０１１１１１１）及びＹ　ＨｍａｘＹ
　Ｌｍａｘ＝（１０１１１１１１）が記憶される。

上述と同様に、Ｘ及びＹ軸カウンタ回路（１６ａ）、　
（１６ｂ）軸の下位ビットがイネーブルされると、Ｘ軸
力９２タ回路（１５ａ）は、ＸＨＯＸＬＯ＝　（０００
０００００）からカウントを開始する。この状態で、Ｙ
軸カウンタ回路（１６ｂ）は、ＹＨＯＹＬＯ＝　（ＯＯ
ＯＯＯＯ００）を保持している。

Ｘ軸カウンタ値が、ＸＨＯＸＬｍａｘ＝　（００１１１
１１，１）に達すると、キャリー発生器（２２）は、下
位ビットが全て１になったことを検出して、Ｙ軸カウン
タ回路（１６ｂ）へ供給されるキャリー信号を発生する
９次のクロックで、下位ビットＸＬ＝（００００００）
になると共に、下位ビットＹＬ＝（０００００１）に増
加し、Ｙ軸カウンタ値は、ＹＨＯＹＬ１＝　（００００
０００１）となり、キャリー信号は、元のレベルに戻る
。この間、Ｘ軸デジタル比較器（２０ａ）は、レジスタ
回路（１８ａ）に記憶されたＸ　ＨｍａｘＸ　Ｌｍａｘ
のうちＸＬｍａｘ＝　（１１１１１１）について、Ｘ軸
カウンタ値のＸＬと比較しているので、キャリー発生回
路（２２）のキャリー信号と同様の一致信号を発生する
。

Ｙ軸カウンタ回路（１６）のカウンタ値の下位ビットＹ
Ｌが、ＹＬｍａｘ＝　（ｌ　ｌ　１１１１）まで増加す
ると、Ｙ軸デジタル比較器（２０ｂ）は、一致信号を発
生する。　　ＹＨＯＹＬｍａｘ＝　（ＯＯ１１１１１１
）の状態で、下位ビットＸＬがＸ　Ｌｍａｘになると、
Ｘ及びＹ軸の一致信号が同時に制御器に供給され、制御
器（１０）は、プログラム・メモリ（１２）内のマイク
ロプログラムに基づき、Ｘ軸ビット分割ラッチ回路（１
４ａ）に、上位ビット選択信号を供給し、Ｘ軸ビット分
割ラッチ回路（１４ａ）からの上位ビット・イネーブル
信号は、カウンタ回路（１６ａ）及び比較器（２０ａ）
の上位ビットＸＨ１即ち上位２ビツトをイネーブルする
。上位ビット・イネーブル信号は、キャリー発生器（２
２）にも供給される。Ｘ軸上位ビット選択信号が発生さ
れるクロックで、下位ビットＸＬ及びＹＬは、共に（０
０００００）になり、Ｘ及びＹ軸カウンタ値は、夫＃Ｘ
ＨＯＸＬＯ＝　（００００００００）及びＹＨＯＹＬＯ
＝　（００００００００）となる、このアドレス情報は
、ａ領域の左下の点を再びアドレス指定する不要データ
である。しかし、この不要データの発生タイミングは、
アドレス指定手順から既知であるので、被試験メモリの
ドライブ回路（図示せず）を制御し、このタイミングで
データの書込み及び読み込み動作を行わないようにすれ
ばよい。次のクロックで、上位ビットＸＨは１だけ増加
して、ＸＨ＋＝　（０１）となり、アドレス指定領域は
、右隣のメモリ領域すに移動する。

同様の動作により、アドレス指定がｂ領域からＣ領域に
移動し、Ｃ領域の右上端の点、ＸＨｍａｘＸＬｍａｘ＝
　（１０１１１１１１）、Ｙ　！（ＯＹ　Ｌｍａｘ＝　
（００１１１１１］、　）に達すると、制御器（１０）
は、Ｘ及びＹ軸比較器（２０ａ）及び（２０ｂ）から同
時に一致信号を受は取る。次のクロック信号で、制御器
（ｌＯ）は、メモリ（１２）内のマイクロプログラムに
基づき、Ｘ及びＹ軸上位ビット選択信号を、夫々Ｘ及び
Ｙ軸ビット分割ラッチ回路（１４ａ）及び（１，４ｂ）
に供給する。これらの上位ビット選択信号が供給される
クロックで、Ｘ及びＹ軸カウンタ値は、夫々ＸＨｍａｘ
ＸＩ、Ｏ＝　（１０００００００）、ＹＨＯＹＬＯ＝　
（ＯＯ００００００）となる、このアドレス・データは
、不要データであるので、上述と同様に、このタイミン
グで被試験メモリへの書込み又は読出しを行わないよう
にすれば無視できる。次のクロック信号で、制御器（１
０）は、下位ビット選択信号を発生し、同時に、Ｙ軸カ
ウンタ値は、Ｙ）ｌ］ＹＬＯ＝　（０１００００００）
となり、Ｘ軸カウンタ回路には、ＸＨＯＸＬＯ＝　（０
０００００００）がロードされ、アドレス指定領域は、
第２図に示すｄ領域に移動する。

以下、上述と同様のアドレス指定を継続して、ｅ、　　
ｆ％　ｇ、ｉ領域と進み、ｉ領域の右上端の点、即ちア
ドレス指定範囲の最後の点、　　Ｘ　ＨｍａｘＸ　Ｌｎ
＋ａｘ＝（１０１１１１，１１）、Ｙ　ｔ（ｍａｘＹ　
Ｌｍａｘ＝　（１０１、１１１１，］、　）に達すると
、制御器（１０）は、Ｘ及びＹ軸比較器（２０ａ）及び
（２０ｂ）から同時に、一致信号を受は取り、Ｘ及びＹ
軸の上位ビット選択信号を発生し、上位ビットがイネー
ブルされる。この信号の発生と同時に、Ｘ及びＹ軸カウ
ンタ値は、夫々ＸＨｍａｘＸＬＯ＝　（１００００００
０）、ＹＨｍａｘＹＬＯ＝　（１０００００００）にな
る。上位ビットＸＨ及びＹｌ（は、Ｘｍａｘ及びＹｍａ
ｘを維持しているので、Ｘ及びＹ軸比較器（２０ａ）、
（２０ｂ）は、引き続き一致信号を発生する。制御器（
１０）は、Ｘ及びＹ軸の一致信号が供給され、且つＸ及
びＹ軸の上位ビット選択信号が発生された、この状態を
検出すると、Ｘ及びＹ軸カウンタ回路（１６ａ、）、　
（１６ｂ）へのクロック信号の供給を停止し、Ｘ及びＹ
軸カウンタ値は、夫々ＸＨ累ａｘＸＬＯ及びＹ）ｌｍａ
ｘＹ　ＬＯに保持される。ただし、上位ビット選択信号
が発生されたときに、被試験メモリのドライバ回路への
アドレス情報の入力を停止するので、これらのカウンタ
値が、アドレス指定に使用されることはない。

第４図は、第１図に示すカウンタ回路（１６）の具体的
構成を示す回路図である。ただし、第１図のカウンタ回
路（１６）は、８ビツト出力であるが、説明を簡単にす
るために、第４図のカウンタ回路は、４ビツト出力の構
成になっている。出力ビツト数が異なっても、実質的動
作は同様である。カウンタ回路（１６）の４ビツトの出
力値Ｑ０〜Ｑ３は、４個のフリップ・フロップ回路（以
下“ＦＦ回路”という）（３２）〜（３８）のＱ出力端
子から供給される。この４つの出力ビットは、ビット・
イネーブル入力端子／ＥＮＯ〜／ＥＮ３に、論理Ｏ信号
を供給することにより、カウント可能な状態になり、ま
た、論理１信号を供給することにより、カウント不能な
状態となる。したがって、論理Ｏ及びｌ信号の供給によ
り、上位及び下位ビット・グループに分割し、且つ一方
のグループをイネーブルすることができる。

各ＦＦ回路は、構成が同一であり、入力側には、データ
入力端子Ｄ、カウント・アップ／ダウン端子Ｕ／Ｄ、　
　ロード端子Ｌ　ＯＡ　Ｄｌ　　カウント・イネーブル
端子／ＥＮ及びクロック端子ＣＬＫを有し、出力側には
、Ｑ出力端子の他にカウント制御出力端子／Ｃを有する
。デコーダ（４０）は、入力側に、３個のモード選択ビ
ット端子と、第１図のＹ軸カウンタ回路（１６ｂ）とし
て使用するときに、キャリー発生器（２２）からキャリ
ー信号が供給されるキャリ一端子／ＣＡＲＲＹとを有す
る。Ｆ１回路（３２）〜（３８）のＵ／Ｄ端子及びＬＯ
ＡＤ端子は、デコーダ（４０）の制御出力端子に接続さ
れ、デコーダ（４０）のモード選択ビット端子に供給さ
れるモード選択データに応じて制御される。即ち、ＦＦ
回路（３２）〜（３８）のＵ／Ｄ端子に供給される制御
信号により、カウンタ回路（１６）が、カウント動作時
にカウント・アップするか、又はカウント・ダウンする
かが決まる。また、ＬＯＡＤ端子に供給される制御信号
が能動状態即ちアクティブになると、ＦＦ回路（３２）
〜（３８）のデータ入力端子りに供給されたデータＤＯ
〜Ｄ３がロードされる。ＦＦ回路（３２）〜（３８）の
／Ｃ出力端子は、カウンタ回路（１６）がカウント・ア
ップ動作する場合は、Ｑ出力が１のとき０になり、カウ
ント・ダウン動作する場合は、Ｑ出力端子がＯのとき、
０となる。

ナンド・ゲート（４２）の２つの反転入力端子は、夫々
デコーダ回路（４０）の／ＴＯＧＯＬＥ出力端子及びビ
ット・イネーブル入力端子／ＥＮＯに接続される。ナン
ド・ゲート（４２）は、両方の入力信号がＯのときのみ
に０を出力し、ＦＦ回路（３２）をカウント・イネーブ
ルする。ノア・ゲート（４４）の反転入力端子及び非反
転入力端子は、夫々ＦＦ回路（３２）の／Ｃ端子及びビ
ット・イネーブル入力端子／ＥＮＯに接続される。ナン
ド・ゲート（４６）の３つの反転入力端子は、夫々デコ
ーダ回路（４０）の／ＴＯＧＯＬＥ出力端子、ノア・ゲ
ート（４４）の出力端子及びビット・イネーブル入力端
子／ＥＮＩに接続される。ナンド・ゲート（４６）は、
３つの入力信号が全て０になったときのみ、０を出力し
、ＦＦ回路（３４）をカウント・イネーブルする。ノア
・ゲート（４８）の反転入力端子及び非反転入力端子は
、夫々ＦＦ回路（３４）の／Ｃ出力端子及びビット・イ
ネーブル入力端子／ＥＮＩに接続される。ナンド・ゲー
ト（５０）の４つの入力端子は、デコーダ回路（４０）
の／ＴＯＧＯＬＥ出力端子、ノア・ゲート（４４）の出
力端子、ノア・ゲート（４８）の出力端子及びビット・
イネーブル入力端子／ＥＮ２に接続される。ナンド・ゲ
ート（５０）は、４つの入力信号が全て０になったとき
のみに０を出力して、ＦＦ回路（３６）をイネーブルす
る。

ノア・ゲート（５２）の反転入力端子及び非反転入力端
子は、夫々ＦＦ回路（３６）の／Ｃ出力端子及びビット
・イネーブル入力端子／ＥＮ２に接続される。ナンド・
ゲート（５４）の５つの反転入力端子は、デコーダ回路
（４０）の／ＴＯＧＯＬＥ出力端子、ノア・ゲート（４
４）の出力端子、ノア・ゲート（４８）の出力端子、ノ
ア・ゲート（５２）の出力端子、及びビット・イネーブ
ル入力端子／ＥＮ３に接続される。ナンド・ゲート（５
４）は、５つの入力信号が全て０になったときのみに、
ＦＦ回路（３８）をカウント・イネーブルする。

第５図は、デコーダ（４０）へのモード選択データによ
り、／ＴＯＧＧＬＥ出力をＯに保持し、／ＥＮＯ１／Ｅ
ＮＩ及び／ＥＮ２に０を供給し、／ＥＮ３に１を供給し
て、下位３ビツトをカウント・イネーブルして、カウン
ト・アップ又はカウント・ダウン動作をさせた場合の動
作タイミングを表す。

各動作は、第５図より、容易に理解できよう、また、カ
ウント動作において、キャリ一端子／ＣＡＲＲＹにキャ
リー信号が供給された時も、／Ｔ。

ＧＯＬＥはＯになり、カウンタ回路（１６）は、ｌだけ
増加又は減少する。

［効果］ 本発明によれば、第１カウンタ回路の値が、所望領域の
限界値になった次のサイクルで第２カウンタ回路の値が
変化し、第１カウンタ回路の上位ビット・グループは、
最初のアドレス位置がロードされた後、ロードされた値
を保持しているので、第２カウンタ回路の変化と共に、
第１カウンタ回路は初期値に値に戻る。したがって、第
１カウンタ回路の値が限界値になった次のサイクルで、
第１カウンタ回路の初期値をロードしなくてよい。

したがって、ロード操作によるダミー・サイクルが生じ
ることがなく、また、アドレス・ゼロからのオフセット
量を加算するためのＡＬυも必要としない。

【図面の簡単な説明】

第１図は、本発明のアドレス情報発生方法を実現するた
めのアドレス情報発生装置を示すブロック図、第２図は
等分割されたメモリ領域を示す簡略図、第３図は第１図
のアドレス情報発生装置の動作を説明するためのタイミ
ング図、第４図は第１図のカウンタ回路の構成を示す回
路図、第５図はカウンタ回路の動作を示すタイミング図
、第６図は第１図内のキャリー信号発生器の具体的構成
を示す回路図である。 図中において、　（１６ａ）及び（１６ｂ）は、夫々Ｘ
及びＹ軸カウンタ回路である。

Claims (1)

1. 【特許請求の範囲】 　メモリ領域を等分割した複数の領域のうち所望領域を
   アドレス指定するアドレス情報発生方法であって、 第１及び第２アドレス情報を夫々発生する第１及び第２
   カウンタ回路のうち少なくとも第１カウンタ回路の複数
   ビットを、等分割された上記複数の領域の位置を示す上
   位ビット・グループ及び上記領域内のアドレス位置を示
   す下位ビット・グループに分割する第１ステップと、 上記第１及び第２カウンタ回路に、上記所望領域のアド
   レス指定開始アドレスをロードする第２ステップと、 上記第１カウンタ回路の上記下位ビット・グループのみ
   をカウント動作可能にする第３ステップと、上記第１カ
   ウンタ回路の上記下位ビット・グループの値を変化させ
   、上記所望領域の所定境界値になったとき、上記第２カ
   ウンタ回路の値を変化させる第４ステップとを含み、 上記所望領域内の全アドレス位置を指定するまで、上記
   第４ステップを繰返すことを特徴とするアドレス情報発
   生方法。