JPH0478011B2 - - Google Patents
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- Publication number
- JPH0478011B2 JPH0478011B2 JP55112273A JP11227380A JPH0478011B2 JP H0478011 B2 JPH0478011 B2 JP H0478011B2 JP 55112273 A JP55112273 A JP 55112273A JP 11227380 A JP11227380 A JP 11227380A JP H0478011 B2 JPH0478011 B2 JP H0478011B2
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- JP
- Japan
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- regions
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- forming
- island
- crossover connection
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は集積回路装置に関し、特にシリコ
ン・オン・サフアイア（以後SOSと呼ぶ）技法で
製造される高密度相補対称型金属酸化物半導体
（以後CMOSと呼ぶ）装置の結線形成法に関す
る。
ン・オン・サフアイア（以後SOSと呼ぶ）技法で
製造される高密度相補対称型金属酸化物半導体
（以後CMOSと呼ぶ）装置の結線形成法に関す
る。
集積回路内の装置の充填密度を上げるには、２
つまたはそれ以上の装置間の相互結線に要する空
間を小さくする必要がある。従来は中間のゲート
線路で分離された２つの拡散領域を互いに接続す
るには場合をとる金属ジヤンパを使用したり、ゲ
ート線路を迂回するドープされたエピタキシヤル
層を用いて相当な場所をとる必要があつた。
つまたはそれ以上の装置間の相互結線に要する空
間を小さくする必要がある。従来は中間のゲート
線路で分離された２つの拡散領域を互いに接続す
るには場合をとる金属ジヤンパを使用したり、ゲ
ート線路を迂回するドープされたエピタキシヤル
層を用いて相当な場所をとる必要があつた。
自己整合式シリコンゲートCMOS技法では、
導電線路を架け渡した２つの拡散領域の間に
MOS動作が生ずることがあり、その拡散領域の
導電型およびその上の導電線路の型により、その
拡散領域がMOS動作で接続されたりされなかつ
たりすることがある。一般に高密度領域ではドー
プされた多結晶シリコンゲート線路が用いられ
る。
導電線路を架け渡した２つの拡散領域の間に
MOS動作が生ずることがあり、その拡散領域の
導電型およびその上の導電線路の型により、その
拡散領域がMOS動作で接続されたりされなかつ
たりすることがある。一般に高密度領域ではドー
プされた多結晶シリコンゲート線路が用いられ
る。
ドープされた多結晶シリコン線路により分離さ
れた２つの拡散領域を低抵抗のオーム電路で高信
頼度に接続するため、その多結晶シリコン線路を
被着する前に余分の拡散をすることがあるが、こ
のような電路はMOS動作と関係がない。この余
分の拡散領域は多結晶シリコン線路の下にあつ
て、相互に接続される拡散領域と同じ導電型を持
つ。CMOS集積回路にはＰ＋型とＮ＋型の拡散
が用いられるから、Ｎ＋拡散用とＰ＋拡散用とに
それぞれ１回ずつ計２回のマスク操作を追加する
必要がある。
れた２つの拡散領域を低抵抗のオーム電路で高信
頼度に接続するため、その多結晶シリコン線路を
被着する前に余分の拡散をすることがあるが、こ
のような電路はMOS動作と関係がない。この余
分の拡散領域は多結晶シリコン線路の下にあつ
て、相互に接続される拡散領域と同じ導電型を持
つ。CMOS集積回路にはＰ＋型とＮ＋型の拡散
が用いられるから、Ｎ＋拡散用とＰ＋拡散用とに
それぞれ１回ずつ計２回のマスク操作を追加する
必要がある。
この発明はＰ＋型またはＮ＋型の拡散領域相互
間の接続に用いられ、１回しかマスク操作を追加
する必要のない独特の「汎用渡り結線」を形成す
る方法を提供するものである。以下添付図面を参
照しつつ詳細に説明する。
間の接続に用いられ、１回しかマスク操作を追加
する必要のない独特の「汎用渡り結線」を形成す
る方法を提供するものである。以下添付図面を参
照しつつ詳細に説明する。
第１図は従来法で形成した集積回路構体１０の
一部を示す。この集積回路構体１０は絶縁基板１
２とその上に形成された半導体の島状部１４，１
６とを含んでいる。一般に絶縁基板１２はサフア
イアより成り、半導体の島状部１４，１６は公知
のSOS技法のシリコンから成つている。図示のよ
うに島状部１４はＰ型領域２２で分離された１対
のＰ＋型拡散領域１８，２０を含み、その島状部
１４は２酸化シリコン層２４で蔽われ、その２酸
化シリコン層２４上にＰ＋型にドープされた多結
晶シリコン線路２６が乗つている。Ｐ型領域２２
の目的はＰ＋型領域１８，２０間に導電路を与え
ることである。
一部を示す。この集積回路構体１０は絶縁基板１
２とその上に形成された半導体の島状部１４，１
６とを含んでいる。一般に絶縁基板１２はサフア
イアより成り、半導体の島状部１４，１６は公知
のSOS技法のシリコンから成つている。図示のよ
うに島状部１４はＰ型領域２２で分離された１対
のＰ＋型拡散領域１８，２０を含み、その島状部
１４は２酸化シリコン層２４で蔽われ、その２酸
化シリコン層２４上にＰ＋型にドープされた多結
晶シリコン線路２６が乗つている。Ｐ型領域２２
の目的はＰ＋型領域１８，２０間に導電路を与え
ることである。
同様にシリコンの島状部１６は間にＮ型領域が
挾まつた１対のＮ＋型領域を含み、その島状部１
６は２酸化シリコン層３４に蔽われ、その２酸化
シリコン層３４の上にはＮ＋型多結晶シリコン線
路３６が乗つている。Ｎ型領域３２の目的はＮ＋
型領域２８，３０間に高信頼度の導電路を与える
ことである。
挾まつた１対のＮ＋型領域を含み、その島状部１
６は２酸化シリコン層３４に蔽われ、その２酸化
シリコン層３４の上にはＮ＋型多結晶シリコン線
路３６が乗つている。Ｎ型領域３２の目的はＮ＋
型領域２８，３０間に高信頼度の導電路を与える
ことである。
通常この集積回路１０はＰ＋型領域１８，２０
をＰ＋型にドープすると同時に多結晶シリコン線
路２６をイオン注入でＰ＋型にドープする自己整
合法で製造する。同時にＮ＋型多結晶シリコン線
路３６も領域２８，３０をＮ＋型にドープする同
じイオン注入処理でドープされる。従つてＰ型領
域２２とＮ型領域３２とのドーピングはそれぞれ
別のホトマスクを要する各別の処理で行う必要が
あつた。
をＰ＋型にドープすると同時に多結晶シリコン線
路２６をイオン注入でＰ＋型にドープする自己整
合法で製造する。同時にＮ＋型多結晶シリコン線
路３６も領域２８，３０をＮ＋型にドープする同
じイオン注入処理でドープされる。従つてＰ型領
域２２とＮ型領域３２とのドーピングはそれぞれ
別のホトマスクを要する各別の処理で行う必要が
あつた。
半導体製造工程の歩留は処理工程が増えるほど
低下するという点から、ホトマスク工程をなくす
ることが極めて望ましい。従つてこの発明はその
要旨である「汎用渡り結線」の製造において少な
くともホトマスク工程を１つなくする点で望まし
いものである。
低下するという点から、ホトマスク工程をなくす
ることが極めて望ましい。従つてこの発明はその
要旨である「汎用渡り結線」の製造において少な
くともホトマスク工程を１つなくする点で望まし
いものである。
第２図はこの発明の方法を用いて製造した半導
体集積回路１００の１部を示す。この集積回路構
体１００は絶縁基板３８と、その上に形成された
単結晶半導体島状領域４０，４２とを含む。この
発明の推奨実施例においては絶縁基板３８はサフ
アイア、半導体島状領域４０，４２はシリコンか
ら成つている。半導体島状領域４０は１対のＰ＋
型領域４４，４６とその間の汎用渡り結線４８と
を含み、２酸化シリコン層５０で蔽われている。
汎用渡り結線４８上の２酸化シリコン層５０の上
にはＰ＋型に不純物がドープされた多結晶シリコ
ン線路５２が設けられている。同様に、半導体島
状領域４２は１対のＮ＋型領域５４，５６とその
間の汎用渡り結線５８とを含み、２酸化シリコン
層６０で蔽われ、汎用渡り結線５８上の２酸化シ
リコン層６０の上にはＮ＋型に不純物がドープさ
れた多結晶シリコン線路６２が設けられている。
体集積回路１００の１部を示す。この集積回路構
体１００は絶縁基板３８と、その上に形成された
単結晶半導体島状領域４０，４２とを含む。この
発明の推奨実施例においては絶縁基板３８はサフ
アイア、半導体島状領域４０，４２はシリコンか
ら成つている。半導体島状領域４０は１対のＰ＋
型領域４４，４６とその間の汎用渡り結線４８と
を含み、２酸化シリコン層５０で蔽われている。
汎用渡り結線４８上の２酸化シリコン層５０の上
にはＰ＋型に不純物がドープされた多結晶シリコ
ン線路５２が設けられている。同様に、半導体島
状領域４２は１対のＮ＋型領域５４，５６とその
間の汎用渡り結線５８とを含み、２酸化シリコン
層６０で蔽われ、汎用渡り結線５８上の２酸化シ
リコン層６０の上にはＮ＋型に不純物がドープさ
れた多結晶シリコン線路６２が設けられている。
汎用渡り結線４８，５８はそれぞれＰ型領域６
６とその上のＮ型領域６４とから成り、従つてＰ
＋型領域４４，４６間に汎用渡り結線４８のＰ型
下層部６６を介する導電路が形成される。同様に
Ｎ＋型領域５４，５６間にも汎用渡り結線５８の
Ｎ型上層部６４を介する導電路が形成される。従
つて汎用渡り結線４８，５８は２つのＮ＋型領域
または２つのＰ＋型領域の接続に用いられるとい
う点で「汎用」である。
６とその上のＮ型領域６４とから成り、従つてＰ
＋型領域４４，４６間に汎用渡り結線４８のＰ型
下層部６６を介する導電路が形成される。同様に
Ｎ＋型領域５４，５６間にも汎用渡り結線５８の
Ｎ型上層部６４を介する導電路が形成される。従
つて汎用渡り結線４８，５８は２つのＮ＋型領域
または２つのＰ＋型領域の接続に用いられるとい
う点で「汎用」である。
この発明の推奨実施例の汎用渡り結線４８，５
８の形成法では、共通のマスクの開口部を通して
拡散の遅いＮ型不純物（ドープ剤）と拡散の速い
Ｐ型不純物（ドープ剤）とをほぼ等量イオン注入
した後、これらの不純物（ドープ剤）を拡散させ
両者の拡散速度の差によつて基板３８の表面に平
行なＮ型層６４とＰ型層６６とを分離させる。
８の形成法では、共通のマスクの開口部を通して
拡散の遅いＮ型不純物（ドープ剤）と拡散の速い
Ｐ型不純物（ドープ剤）とをほぼ等量イオン注入
した後、これらの不純物（ドープ剤）を拡散させ
両者の拡散速度の差によつて基板３８の表面に平
行なＮ型層６４とＰ型層６６とを分離させる。
代表例としてＮ型ドープ剤に砒素、Ｐ型ドープ
剤に硼素を用い、両ドープ剤を酸化物層５０，６
０を介して濃度約２×1014原子／cm2までイオン注
入する。このドーピングの結果MOS動作に実質
的に無関係なほど面抵抗の充分低いオーム導体が
できる。導体をオーム性にして実質的にMOS動
作に無関係にするための最大面抵抗は不純物濃度
約1018原子／cm3に対応する約1000Ω／平方と考え
られる。エピタキシヤルシリコンの島状領域４
０，４２の厚さは一般に6000Å程度である。集積
回路１００の製造工程のイオン注入後の残り工程
は、1050℃における50分拡散と等価な処理工程で
あり、この拡散の結果Ｐ型領域６６の上にＮ型領
域６４が生じて汎用渡り結線４８，５８が形成さ
れる。
剤に硼素を用い、両ドープ剤を酸化物層５０，６
０を介して濃度約２×1014原子／cm2までイオン注
入する。このドーピングの結果MOS動作に実質
的に無関係なほど面抵抗の充分低いオーム導体が
できる。導体をオーム性にして実質的にMOS動
作に無関係にするための最大面抵抗は不純物濃度
約1018原子／cm3に対応する約1000Ω／平方と考え
られる。エピタキシヤルシリコンの島状領域４
０，４２の厚さは一般に6000Å程度である。集積
回路１００の製造工程のイオン注入後の残り工程
は、1050℃における50分拡散と等価な処理工程で
あり、この拡散の結果Ｐ型領域６６の上にＮ型領
域６４が生じて汎用渡り結線４８，５８が形成さ
れる。
汎用渡り結線４８，５８のＰ型およびＮ型の電
路の導電度は第１図の領域２２，３２のようなＰ
型およびＮ型の別々の拡散処理により得られるも
のより低いが、この汎用渡り結線は導電路として
はなお充分なものである。
路の導電度は第１図の領域２２，３２のようなＰ
型およびＮ型の別々の拡散処理により得られるも
のより低いが、この汎用渡り結線は導電路として
はなお充分なものである。
この発明の上記実施例では硼素および砒素の等
量注入によつて実施したが、この両者の相対注入
量は両導電路の導電度効率が約40％となるように
適当に変えることができる。ここでは等量注入を
用いて汎用渡り結線５８のＮ型砒素注入電路６４
の効率を第１図の領域３２のような単一Ｎ型領域
のそれの約55％にした。同様に渡り結線４８のＰ
型硼素注入電路６６の効率は第１図の単一Ｐ型領
域２２のそれの約33％であつた。
量注入によつて実施したが、この両者の相対注入
量は両導電路の導電度効率が約40％となるように
適当に変えることができる。ここでは等量注入を
用いて汎用渡り結線５８のＮ型砒素注入電路６４
の効率を第１図の領域３２のような単一Ｎ型領域
のそれの約55％にした。同様に渡り結線４８のＰ
型硼素注入電路６６の効率は第１図の単一Ｐ型領
域２２のそれの約33％であつた。
第３図および第４図は硼素および砒素を注入エ
ネルギ約150KeVで各不純物の全量２×1014原
子／cm2までイオン注入した後1050℃で50分拡散さ
せた結果を示す。第３図には装置製造中の汎用渡
り結線７０の物理的外観が示されている。渡り結
線７０は厚さ約1000Åの２酸化シリコン層７２を
介する硼素および砒素の（第３図に矢印で示す）
イオン注入により形成され、このイオン注入には
開口を有する成形ホトレジスト層７４のマスクが
用いられる。開口は、Ｐ＋型領域４４と４６との
間およびＮ＋型領域５４と５６の間の各間隙の丁
度上方に相当する位置に設けられる。工程のこの
時点ではドレンやソースはまだ形成されていな
い。
ネルギ約150KeVで各不純物の全量２×1014原
子／cm2までイオン注入した後1050℃で50分拡散さ
せた結果を示す。第３図には装置製造中の汎用渡
り結線７０の物理的外観が示されている。渡り結
線７０は厚さ約1000Åの２酸化シリコン層７２を
介する硼素および砒素の（第３図に矢印で示す）
イオン注入により形成され、このイオン注入には
開口を有する成形ホトレジスト層７４のマスクが
用いられる。開口は、Ｐ＋型領域４４と４６との
間およびＮ＋型領域５４と５６の間の各間隙の丁
度上方に相当する位置に設けられる。工程のこの
時点ではドレンやソースはまだ形成されていな
い。
注入したイオンの拡散後渡り結線７０は比較的
浅いＮ型層７６と、（第２図に示すように）ドレ
ンおよびソースが形成されていない場合Ｎ−−型
層８２中をサフアイア基板８０に達する下層のＰ
型層７８とを持つ。拡散の結果Ｐ型の硼素イオン
はＮ型の砒素イオンより深く広い領域に拡散する
が、実際には渡り結線７０が接続を果すその両側
領域がＮ＋型またはＰ＋型にドープされ、拡散後
の構造は第２図に示すようになつてＮ型領域７６
がＰ型領域７８によつて隣接領域から絶縁される
ことにはならない。
浅いＮ型層７６と、（第２図に示すように）ドレ
ンおよびソースが形成されていない場合Ｎ−−型
層８２中をサフアイア基板８０に達する下層のＰ
型層７８とを持つ。拡散の結果Ｐ型の硼素イオン
はＮ型の砒素イオンより深く広い領域に拡散する
が、実際には渡り結線７０が接続を果すその両側
領域がＮ＋型またはＰ＋型にドープされ、拡散後
の構造は第２図に示すようになつてＮ型領域７６
がＰ型領域７８によつて隣接領域から絶縁される
ことにはならない。
第４図は第３図の汎用渡り結線７０の形成時の
イオンの拡散の結果を図表で示す。詳言すれば砒
素イオンの濃度はエピタキシヤルシリコン層表面
近傍において硼素より実質的に高いが、約2000Å
の深さでは硼素濃度が砒素濃度を超え、サフアイ
ア基板面に至るまで砒素濃度より高く保たれる。
イオンの拡散の結果を図表で示す。詳言すれば砒
素イオンの濃度はエピタキシヤルシリコン層表面
近傍において硼素より実質的に高いが、約2000Å
の深さでは硼素濃度が砒素濃度を超え、サフアイ
ア基板面に至るまで砒素濃度より高く保たれる。
実験の結果によれば幅約10μの渡り結線の抵抗
値が計算値とよく一致した。詳言すればＮ型電路
の面抵抗測定値600Ω／平方に対し計算値は
780Ω／平方、Ｐ型電路の面抵抗測定値約200Ω／
平方に対し計算値は220Ω／平方であつた。
値が計算値とよく一致した。詳言すればＮ型電路
の面抵抗測定値600Ω／平方に対し計算値は
780Ω／平方、Ｐ型電路の面抵抗測定値約200Ω／
平方に対し計算値は220Ω／平方であつた。
上述の汎用渡り結線の実用性は絶縁基板上に半
導体の本体が乗つている場合に最大であることに
注意すべきである。従つてこの汎用渡り結線は全
体がシリコンの場合すなわち接続すべき拡散領域
の一方が電源電位にある場合にも用いることがで
きるが、SOS型CMOS技法が最適の用途である。
導体の本体が乗つている場合に最大であることに
注意すべきである。従つてこの汎用渡り結線は全
体がシリコンの場合すなわち接続すべき拡散領域
の一方が電源電位にある場合にも用いることがで
きるが、SOS型CMOS技法が最適の用途である。
第１図はこの発明の形成法による汎用渡り結線
を含まない従来法の集積回路構体の一部の断面
図、第２図はこの発明の方法で形成した汎用渡り
結線を含むSOS型CMOS構体の一部の断面図、
第３図はこの発明の方法を説明するための集積回
路構体の一部の断面図、第４図はこの発明に用い
る型の硼素および砒素の濃度勾配の計算値を示す
図である。 ４０，４２……単結晶半導体層、４４−４６，
５４−５６……１対の領域、４８，５８……１対
の領域間の部分（汎用渡り結線）、６４……第２
の層、６６……第１の層、５０，６０……絶縁
層。
を含まない従来法の集積回路構体の一部の断面
図、第２図はこの発明の方法で形成した汎用渡り
結線を含むSOS型CMOS構体の一部の断面図、
第３図はこの発明の方法を説明するための集積回
路構体の一部の断面図、第４図はこの発明に用い
る型の硼素および砒素の濃度勾配の計算値を示す
図である。 ４０，４２……単結晶半導体層、４４−４６，
５４−５６……１対の領域、４８，５８……１対
の領域間の部分（汎用渡り結線）、６４……第２
の層、６６……第１の層、５０，６０……絶縁
層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁材料製の基板と、この基板上に形成され
た単結晶半導体材料層から成る少なくとも２個の
島状領域とを有し、 上記各島状領域は同一導電型をもつ１対の互に
分離された個別領域を有し、しかも一方の島状領
域中の両個別領域は一つの導電型を、他方の島状
領域中の両個別領域はそれと反対の導電型をもつ
ようにされた集積回路の上記両個別領域間に渡り
結線を形成する方法であつて； 上記半導体材料層の表面を覆つてマスク層を形
成する工程と、 上記マスク層の、上記互いに分離された両個別
領域間の間隙の上に相当する部分に開口を形成す
る工程と、 一方が一つの導電型を有し、他方がそれと反対
の導電型を有するものである相異なる２つの不純
物を上記マスク層に形成した開口を介して上記半
導体層中に注入し、上記少なくとも２個の島状領
域中の両個別領域間のすべてに導電型を異にする
上下層から成る導電層を同時に形成する工程と、
を有することを特徴とする集積回路の渡り結線形
成法。 ２ 上記２つの不純物の一方は拡散の遅い不純物
であり、他方は拡散の速い不純物である、特許請
求の範囲１項に記載の渡り結線形成法。 ３ 上記２つの不純物が、イオン注入によつて注
入される、特許請求の範囲１項または２項に記載
の渡り結線形成法。 ４ 上記拡散の速い不純物が硼素であり、拡散の
遅い不純物が砒素である、特許請求の範囲２項に
記載の渡り結線形成法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US6814879A | 1979-08-20 | 1979-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5632770A JPS5632770A (en) | 1981-04-02 |
| JPH0478011B2 true JPH0478011B2 (ja) | 1992-12-10 |
Family
ID=22080712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11227380A Granted JPS5632770A (en) | 1979-08-20 | 1980-08-14 | Integrated circuit device |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5632770A (ja) |
| DE (1) | DE3030753A1 (ja) |
| FR (1) | FR2463977A1 (ja) |
| GB (1) | GB2056771B (ja) |
| IT (1) | IT1131790B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3138950A1 (de) * | 1981-09-30 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Integrierter halbleiterspeicher |
| JPS61127174A (ja) * | 1984-11-26 | 1986-06-14 | Toshiba Corp | 半導体装置の製造方法 |
| DE19604776A1 (de) * | 1996-02-09 | 1997-08-14 | Siemens Ag | Auftrennbare Verbindungsbrücke (Fuse) und verbindbare Leitungsunterbrechung (Anti-Fuse), sowie Verfahren zur Herstellung und Aktivierung einer Fuse und einer Anti-Fuse |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3443176A (en) * | 1966-03-31 | 1969-05-06 | Ibm | Low resistivity semiconductor underpass connector and fabrication method therefor |
| US3958266A (en) * | 1974-04-19 | 1976-05-18 | Rca Corporation | Deep depletion insulated gate field effect transistors |
| CA1040321A (en) * | 1974-07-23 | 1978-10-10 | Alfred C. Ipri | Polycrystalline silicon resistive device for integrated circuits and method for making same |
| JPS52139388A (en) * | 1976-05-17 | 1977-11-21 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
-
1980
- 1980-07-30 IT IT23809/80A patent/IT1131790B/it active
- 1980-08-06 GB GB8025630A patent/GB2056771B/en not_active Expired
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