JPS6140057A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6140057A JPS6140057A JP16051884A JP16051884A JPS6140057A JP S6140057 A JPS6140057 A JP S6140057A JP 16051884 A JP16051884 A JP 16051884A JP 16051884 A JP16051884 A JP 16051884A JP S6140057 A JPS6140057 A JP S6140057A
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- JP
- Japan
- Prior art keywords
- conductivity type
- film
- diffusion layer
- concentration diffusion
- semiconductor device
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕 、 ・本発明
は半導体装置及びその製造方法に関し、特にバイポーラ
型の高速論理動作又は高周波領域におけるアナログ動作
回路用のトランジスタ及びその製造方法に係る。゛ 〔発明の技術的背景とその問題点〕 高速又は高周波領域で回路動作させる・９イポーラ型の
トランジスタは、イオン注入による浅い接合の形成、埋
込み嘩化膜、溝切シ構造等によシ基板−コレクタ間の寄
生容量を低減し、また微細パターニングと自己整合技術
の開発によ）ペース−コレクタ間゛、ペーメーエミ、り
間ノ寄生容量及びぺ−不抵抗を低減することで性能向上
を達成してきた。
は半導体装置及びその製造方法に関し、特にバイポーラ
型の高速論理動作又は高周波領域におけるアナログ動作
回路用のトランジスタ及びその製造方法に係る。゛ 〔発明の技術的背景とその問題点〕 高速又は高周波領域で回路動作させる・９イポーラ型の
トランジスタは、イオン注入による浅い接合の形成、埋
込み嘩化膜、溝切シ構造等によシ基板−コレクタ間の寄
生容量を低減し、また微細パターニングと自己整合技術
の開発によ）ペース−コレクタ間゛、ペーメーエミ、り
間ノ寄生容量及びぺ−不抵抗を低減することで性能向上
を達成してきた。
例えば、特公昭５７−４１８２６号公報には、多結晶シ
リコンの取出しペース電極を採用するこトニよシペース
ーコレクタ間の容量を低減する技術が開示されている。
リコンの取出しペース電極を採用するこトニよシペース
ーコレクタ間の容量を低減する技術が開示されている。
また、特開昭５７−５３９７９号公報には、多結晶シリ
コンを取出しペース電極及び外部ペース形成用の拡散源
として用い、エミ、り及び活性ペース形成用の開口部を
形成した後、熱拡散によシ外部ペース領域を形成し、更
に前記開口部に面する多結晶シリコンの側壁に熱酸化に
よりサブミクロンの酸化膜を形成して活性ペース領域と
エミッタ領域とをセルファラインで形成することにより
、ペース抵抗を低減する技術が開示されている。この特
開昭５７−５３９７９号公報と同様な技術は、特公昭５
６−４４５７号公報、特開昭５７−１８６３６０号公報
、特開昭５７−１８６３５９号公報、特開昭５７−１８
８８７２号査報にも開示されている。更に、特公昭５５
−２６６’３０号公報、特公昭５５−２７４６９号公報
、特公昭５７−３２５１１夛公報には、多結晶シリコン
のペース取出し電極の形成に際し、酸化膜等の段差を利
用した自己整合技術を導入し、ペース−コレクタ容量を
低減する技術が開宗されている。。
コンを取出しペース電極及び外部ペース形成用の拡散源
として用い、エミ、り及び活性ペース形成用の開口部を
形成した後、熱拡散によシ外部ペース領域を形成し、更
に前記開口部に面する多結晶シリコンの側壁に熱酸化に
よりサブミクロンの酸化膜を形成して活性ペース領域と
エミッタ領域とをセルファラインで形成することにより
、ペース抵抗を低減する技術が開示されている。この特
開昭５７−５３９７９号公報と同様な技術は、特公昭５
６−４４５７号公報、特開昭５７−１８６３６０号公報
、特開昭５７−１８６３５９号公報、特開昭５７−１８
８８７２号査報にも開示されている。更に、特公昭５５
−２６６’３０号公報、特公昭５５−２７４６９号公報
、特公昭５７−３２５１１夛公報には、多結晶シリコン
のペース取出し電極の形成に際し、酸化膜等の段差を利
用した自己整合技術を導入し、ペース−コレクタ容量を
低減する技術が開宗されている。。
これらの従来技術においては、寄生容量の低減、基板中
のペース領域の低抵抗化はほぼ満足いくまで達成されて
いると考えられる。しかし、多結晶シリコンからなるペ
ース取出し電極の層抵抗値は単結晶シリコンに同量の不
純物を添加した場合と比較して約３〜５倍高い値となる
′。
のペース領域の低抵抗化はほぼ満足いくまで達成されて
いると考えられる。しかし、多結晶シリコンからなるペ
ース取出し電極の層抵抗値は単結晶シリコンに同量の不
純物を添加した場合と比較して約３〜５倍高い値となる
′。
このため、従来の多結晶シリコンからなるペース取出し
電極は５０〜５００Ω／口程度の値をとる。
電極は５０〜５００Ω／口程度の値をとる。
一方、例えばＥＣＬ回路たついてデ・々イス定数と感度
係数との関係に関する報告（外材、山崎：超高速ＥＣＬ
ロジックＨＤ１００Ｋシリーズの開発と量産化、日立評
論、６４：Ｐ、５９〜６２．ｔ９ｓｚ）によれば、高速
動作が必要とされるものにはペース抵抗ｒｂｂ’が大き
なウェイトを占める。したがって、ペース取出し電極の
層抵抗値を下げることが、トランジスタの性能を向上さ
せる大きな要因の一つとなる。 −このよ
うにペース取出し電極の抵抗値を下げる技術として、い
わゆるＰＳＡあるいはＡ −ＰＳＡ７’ロセス（Ｐｏ１
ｙＳｉ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ）
（Ｌ’Ｎａｋａｇｈｉｂａ ａｔ ａｌ、 、 ’Ａ
ｎ Ａｄｖａｎｃｅｄ ＰＥＡ ’Ｔｅａｈｎｉｉｌｏ
ｇ）ｒｆｏｒ ｈｉｇｈ −ｓｐ＠ｅｄ Ｂｉｐｏｌａ
ｒ ＬＳｌ、 ’ 、 ＩＥｇＥ、 Ｖｏｌ。
係数との関係に関する報告（外材、山崎：超高速ＥＣＬ
ロジックＨＤ１００Ｋシリーズの開発と量産化、日立評
論、６４：Ｐ、５９〜６２．ｔ９ｓｚ）によれば、高速
動作が必要とされるものにはペース抵抗ｒｂｂ’が大き
なウェイトを占める。したがって、ペース取出し電極の
層抵抗値を下げることが、トランジスタの性能を向上さ
せる大きな要因の一つとなる。 −このよ
うにペース取出し電極の抵抗値を下げる技術として、い
わゆるＰＳＡあるいはＡ −ＰＳＡ７’ロセス（Ｐｏ１
ｙＳｉ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ）
（Ｌ’Ｎａｋａｇｈｉｂａ ａｔ ａｌ、 、 ’Ａ
ｎ Ａｄｖａｎｃｅｄ ＰＥＡ ’Ｔｅａｈｎｉｉｌｏ
ｇ）ｒｆｏｒ ｈｉｇｈ −ｓｐ＠ｅｄ Ｂｉｐｏｌａ
ｒ ＬＳｌ、 ’ 、 ＩＥｇＥ、 Ｖｏｌ。
ＥＤ−２７，ｐｐ、１３９０〜１３９４．１９８０ ）
が知られている。この技術ではペース取出し電極を白２
Ω／口まで低減してムる。しかし、この技、術−はエミ
ッタ形成後に高温熱処理が加わらない工程で可能であシ
、ペース領域を取出す多結晶シリ・ン膜のうち一部の領
域のみしか適用され、、ず、しかもペース取出し電極と
エミ、り領域とがサブミクロンの絶縁膜で分離される構
造となっていないため、充分にｒｂｂ’を下げるまでに
至；て仏ない。
が知られている。この技術ではペース取出し電極を白２
Ω／口まで低減してムる。しかし、この技、術−はエミ
ッタ形成後に高温熱処理が加わらない工程で可能であシ
、ペース領域を取出す多結晶シリ・ン膜のうち一部の領
域のみしか適用され、、ず、しかもペース取出し電極と
エミ、り領域とがサブミクロンの絶縁膜で分離される構
造となっていないため、充分にｒｂｂ’を下げるまでに
至；て仏ない。
シ１、ペース抵抗を低減することにより高速又は高周波
領域での性能が良好なバイポーラ型の半導体装置及びそ
の製造方法を提供（ようとするものである。
領域での性能が良好なバイポーラ型の半導体装置及びそ
の製造方法を提供（ようとするものである。
〔発明の概要〕 、
本願第１の発明の半導体装置は、第１導電型の半導体基
体（例えばＰｉシリコン基板上のＮ型エピタキシャル層
）表面に形成された低濃度拡散層及びこの低濃度拡散層
に接して形成された第２導電型の高濃度拡散層と、該第
２導電型の高濃度拡散層上に順次積層して形成された非
単結晶シリコン膜及び金属シリサイド膜からなる取出し
電極と、該取出し電極の側憶に形成された絶縁膜と、前
記第２導電型の低濃度拡散層内に形成された第１導電型
の高濃度拡散層とを具備したことを特徴とするものであ
る。
体（例えばＰｉシリコン基板上のＮ型エピタキシャル層
）表面に形成された低濃度拡散層及びこの低濃度拡散層
に接して形成された第２導電型の高濃度拡散層と、該第
２導電型の高濃度拡散層上に順次積層して形成された非
単結晶シリコン膜及び金属シリサイド膜からなる取出し
電極と、該取出し電極の側憶に形成された絶縁膜と、前
記第２導電型の低濃度拡散層内に形成された第１導電型
の高濃度拡散層とを具備したことを特徴とするものであ
る。
このよう彦半導体装置によれば、ペース取出し電極とし
て非単結晶シリコン膜と金属シリサイド膜との積層構造
のものを用いているので、その層抵抗を大幅に低減する
ことができ、ペース抵抗の低減を達成することができる
。このため高速又は高周波領域での性能を向上すること
ができる。
て非単結晶シリコン膜と金属シリサイド膜との積層構造
のものを用いているので、その層抵抗を大幅に低減する
ことができ、ペース抵抗の低減を達成することができる
。このため高速又は高周波領域での性能を向上すること
ができる。
また、本願第２の発明の半導体装置の製造方法は、第１
導電型の半導体基体の一部上に非単結晶シリコン膜・リ
ーン及び金属シリ゛サイド膜ノ々ターンを順次積層して
形成する工程と、これらの７４ターンに選択的に第２導
電型の不純物をドーグする工程と、これらのパターンの
一部を選択的に工、チングして取出し電極を形成し、半
導体基体の一部を露出させる工程と、熱処理によシ取出
し電極から不純物を拡散させて第２導電型の高濃度拡散
層を形成する工程と、露出した基体に第２導電型の不純
物をドーグして第２導電型の低濃度拡散層を、形成する
工程と、全面に絶縁膜を堆積した後、異方性工、チング
によシエッチングし、前記取出し電極の側壁に絶縁膜を
残存させる工程と、前記第２導電型の低濃度拡散層内に
第１導電減の高濃度拡散層を形成する工程とを具備した
ことを特徴とするものである。
導電型の半導体基体の一部上に非単結晶シリコン膜・リ
ーン及び金属シリ゛サイド膜ノ々ターンを順次積層して
形成する工程と、これらの７４ターンに選択的に第２導
電型の不純物をドーグする工程と、これらのパターンの
一部を選択的に工、チングして取出し電極を形成し、半
導体基体の一部を露出させる工程と、熱処理によシ取出
し電極から不純物を拡散させて第２導電型の高濃度拡散
層を形成する工程と、露出した基体に第２導電型の不純
物をドーグして第２導電型の低濃度拡散層を、形成する
工程と、全面に絶縁膜を堆積した後、異方性工、チング
によシエッチングし、前記取出し電極の側壁に絶縁膜を
残存させる工程と、前記第２導電型の低濃度拡散層内に
第１導電減の高濃度拡散層を形成する工程とを具備した
ことを特徴とするものである。
このような方法によれば、非単結晶シリコンと金属シリ
サイドとの積層構造のペース取出し電極を拡散源として
も用い、しかも異方性工。
サイドとの積層構造のペース取出し電極を拡散源として
も用い、しかも異方性工。
チングにより取出し電極の側壁にサブミクロンの絶縁膜
を形成しているので、第２導電型の高濃度拡散層（外部
ペース領域）、第２導電型の低−炭鉱散層（活性ペース
領域）及び第１導電型の高濃度拡散層（エミッタ領域）
をセルファラインで形成し、非常に微細化することがで
きる。したがって、ペース取出し電極の層抵抗の低減及
び活性ペース領域の抵抗値の低減によ）ペース抵抗を大
４幅に低減した本願第１の発明のバイポーラ型の半導体
装置を簡便に製造することができる。
を形成しているので、第２導電型の高濃度拡散層（外部
ペース領域）、第２導電型の低−炭鉱散層（活性ペース
領域）及び第１導電型の高濃度拡散層（エミッタ領域）
をセルファラインで形成し、非常に微細化することがで
きる。したがって、ペース取出し電極の層抵抗の低減及
び活性ペース領域の抵抗値の低減によ）ペース抵抗を大
４幅に低減した本願第１の発明のバイポーラ型の半導体
装置を簡便に製造することができる。
以下、本発明の実施例を第１図〜第８図に示す製造方法
を併記して説明する。
を併記して説明する。
まず、Ｐ型シリコン基板１の一部に選択的にＮ＋Ｗ、！
！！込み領域２を形成した後、全面にＮ型エピタキシャ
ル層３を成長させる。次に、選択酸化法によ如膜厚６０
００〜１ｏｏｏｏＸのフィールド酸化膜４を形成する。
！！込み領域２を形成した後、全面にＮ型エピタキシャ
ル層３を成長させる。次に、選択酸化法によ如膜厚６０
００〜１ｏｏｏｏＸのフィールド酸化膜４を形成する。
。つづいて、フィールド酸化膜４に囲まれたエピタキシ
ャル層３の一部にＮ型不純物をドーグしてＮ＋派コレク
タコンタクト領域５を形成する。つづいて、ＬＰＣＶＤ
法によシ全面に膜厚的５００１の不純物無添加多結晶シ
リコン膜６を堆積し、更にツノ４ツタ法によシ全面に膜
厚的３０００ＸのＭｏ Ｓ １２膜７を堆積する（第１
図図示）。次いで、ＭＯ８１２膜７及び多結晶シリコン
膜６をケミカルドライエツチング（ＣＤＩ ）又は反応
性イオンエツチング（ＲＩＥ ）によシ順次ノ４ターニ
ングする。つづいて、これらのノＪ？ターンに選択的に
加速エネルギー４０〜５０ ｋｅｙ、 ドーズ量１０
１５〜１０”ｃｍ−２の条件でがロンをイオン注入する
。つづいて、全面に膜厚３０００〜４ｏｏｏ１ｏｃｖｏ
酸化膜８を堆積する（第２図図示）。
ャル層３の一部にＮ型不純物をドーグしてＮ＋派コレク
タコンタクト領域５を形成する。つづいて、ＬＰＣＶＤ
法によシ全面に膜厚的５００１の不純物無添加多結晶シ
リコン膜６を堆積し、更にツノ４ツタ法によシ全面に膜
厚的３０００ＸのＭｏ Ｓ １２膜７を堆積する（第１
図図示）。次いで、ＭＯ８１２膜７及び多結晶シリコン
膜６をケミカルドライエツチング（ＣＤＩ ）又は反応
性イオンエツチング（ＲＩＥ ）によシ順次ノ４ターニ
ングする。つづいて、これらのノＪ？ターンに選択的に
加速エネルギー４０〜５０ ｋｅｙ、 ドーズ量１０
１５〜１０”ｃｍ−２の条件でがロンをイオン注入する
。つづいて、全面に膜厚３０００〜４ｏｏｏ１ｏｃｖｏ
酸化膜８を堆積する（第２図図示）。
次いで、活性ペース形成領域以外を覆うホトレジストパ
ターン９を形成した後、これをマスクとしてＳＦ６を用
いたＲＩＥによ、６ ｃｖｏ酸化膜８をエツチングし、
つづいてＢＣｔ〆ｔ２を用いたＲＩＥによｌ） Ｍｏ８
１２膜で及び多結晶シリコン膜６をエツチングしてペー
ス取出し電極ｌＯを形成する。更にこれらの膜厚のバラ
ツキを考慮してエピタキシャル層３を０．１〜０，２μ
ｍエッチングする（第３図図示）、、次いで、ホトレジ
ストツクターン９を除去した後、ＲＩＢによシ生じたエ
ピタキシャル層３の表面に生じたダメージをアルカリウ
ニ、トエ、チングによシ除去する。つづいて、熱酸化を
行ないエピタキシャル層３０表面に（膜厚５００Ｘの）
熱酸化膜１１を形成する。つづいて、１０００〜１１０
０℃で熱処理を行なＩｔｓＸＭｏＳｉ□ｇｖ及び多結晶
シリコン膜６にドーグされたゾロンを拡散させ、Ｐ＋型
外部ペース領域１２を形成する。更に、加速エネルギ４
０ ｋｅＶ 、 ドーズ量約１０１４／１１２の条件
でゾロンをイオン注入することによりＰ′″型活性ペー
ス領域１３を形成する（第４図図示）。
ターン９を形成した後、これをマスクとしてＳＦ６を用
いたＲＩＥによ、６ ｃｖｏ酸化膜８をエツチングし、
つづいてＢＣｔ〆ｔ２を用いたＲＩＥによｌ） Ｍｏ８
１２膜で及び多結晶シリコン膜６をエツチングしてペー
ス取出し電極ｌＯを形成する。更にこれらの膜厚のバラ
ツキを考慮してエピタキシャル層３を０．１〜０，２μ
ｍエッチングする（第３図図示）、、次いで、ホトレジ
ストツクターン９を除去した後、ＲＩＢによシ生じたエ
ピタキシャル層３の表面に生じたダメージをアルカリウ
ニ、トエ、チングによシ除去する。つづいて、熱酸化を
行ないエピタキシャル層３０表面に（膜厚５００Ｘの）
熱酸化膜１１を形成する。つづいて、１０００〜１１０
０℃で熱処理を行なＩｔｓＸＭｏＳｉ□ｇｖ及び多結晶
シリコン膜６にドーグされたゾロンを拡散させ、Ｐ＋型
外部ペース領域１２を形成する。更に、加速エネルギ４
０ ｋｅＶ 、 ドーズ量約１０１４／１１２の条件
でゾロンをイオン注入することによりＰ′″型活性ペー
ス領域１３を形成する（第４図図示）。
次いで、全面に膜厚３０００〜５ｏｏｏｌのＣＶＤ酸化
膜１４を堆積する。つづいての００〜１０００℃で熱処
理を行ガい、ＣＶＤ酸化膜１４のアニールと活性づ−ス
領域１３のアニールとを行なう（第５図図示）。つづい
て、ＳＦ６を用いたＲＩＢによシＣＶＤ酸化膜１４及び
熱酸化膜１１を工、チングし、ＣＶＤ酸化膜８及びＭｏ
８１２ ＊ ”と多結晶シリコン膜６とからなる取出し
電極１０の側壁にＣＶＤ酸化膜１４′を残存させる。つ
づいて、ＲＩＥにより活性ペース領域１３表面に生じた
ダメージをアルカリウニ、トエッチングによシ除去する
（第６図図示）。
膜１４を堆積する。つづいての００〜１０００℃で熱処
理を行ガい、ＣＶＤ酸化膜１４のアニールと活性づ−ス
領域１３のアニールとを行なう（第５図図示）。つづい
て、ＳＦ６を用いたＲＩＢによシＣＶＤ酸化膜１４及び
熱酸化膜１１を工、チングし、ＣＶＤ酸化膜８及びＭｏ
８１２ ＊ ”と多結晶シリコン膜６とからなる取出し
電極１０の側壁にＣＶＤ酸化膜１４′を残存させる。つ
づいて、ＲＩＥにより活性ペース領域１３表面に生じた
ダメージをアルカリウニ、トエッチングによシ除去する
（第６図図示）。
次いで、全面に多結晶シリコン膜を堆積した後、加速エ
ネルギー４０〜５０ｋｅＶ、 ドーズ量１０１５〜ｌ
Ｑ” ／１ｗｒ２ の条件でリンもしくはヒ素又はリ
ンとヒ素の両者をイオン注入する。つづいて、多結晶シ
リコン膜を／臂ターニングして多結晶シリコン膜パター
ン１５を形成する。つづいて、８００〜９００℃で数十
分間熱処理して多結晶シリコン膜／ＪＰターン１５から
不純物を拡散させ、Ｎ＋型エミ、り領域１６を形成する
（第７図図示）。つづいて、ＣｖＤ酸化膜８０所定位置
を選択的にエラチン？してコンタクトホールを開孔する
。つづいて、全面に配線金、属を堆積した後、・臂ター
ニングしてエミッタ電極１７、ペース電極１８及びコレ
クタ電極１９を形成しζＮＰＮバイポーラトランジスタ
を製造する（第”８図図示）。つづいて、全面にパッシ
ベーション膜を堆積した後、表面安定化等の最終工程を
行なう。
ネルギー４０〜５０ｋｅＶ、 ドーズ量１０１５〜ｌ
Ｑ” ／１ｗｒ２ の条件でリンもしくはヒ素又はリ
ンとヒ素の両者をイオン注入する。つづいて、多結晶シ
リコン膜を／臂ターニングして多結晶シリコン膜パター
ン１５を形成する。つづいて、８００〜９００℃で数十
分間熱処理して多結晶シリコン膜／ＪＰターン１５から
不純物を拡散させ、Ｎ＋型エミ、り領域１６を形成する
（第７図図示）。つづいて、ＣｖＤ酸化膜８０所定位置
を選択的にエラチン？してコンタクトホールを開孔する
。つづいて、全面に配線金、属を堆積した後、・臂ター
ニングしてエミッタ電極１７、ペース電極１８及びコレ
クタ電極１９を形成しζＮＰＮバイポーラトランジスタ
を製造する（第”８図図示）。つづいて、全面にパッシ
ベーション膜を堆積した後、表面安定化等の最終工程を
行なう。
しかして、第８図図示のＮＰＮパイポーラトランゾスタ
においては、ペース取出し電極１０を多結晶シリコン膜
６と高温熱処理に耐えうるＭｏ８１２膜７との積層構造
としているので層抵抗を低減する仁とができる。例えば
、約３０００又のＭｏＳｉ□膜を用いた場合、３〜４Ｖ
口の値となシ、多結晶シリコン膜を取出し電極とし庭場
合の＃１１５０〜１／２００とすることができる。
においては、ペース取出し電極１０を多結晶シリコン膜
６と高温熱処理に耐えうるＭｏ８１２膜７との積層構造
としているので層抵抗を低減する仁とができる。例えば
、約３０００又のＭｏＳｉ□膜を用いた場合、３〜４Ｖ
口の値となシ、多結晶シリコン膜を取出し電極とし庭場
合の＃１１５０〜１／２００とすることができる。
また、第４図の工程で取出し電極１０を拡蔽源として用
いて外部ペース領域１２を形成し、取出し電極１０（及
びその上のＣＶＤ酸化膜８）゛をマスクとするイオン注
入により活性ペース領域１３を形成し、更に第５図及び
第６図のニーてＲＩＢ法を用いて取出し電極１０の側壁
にザブミクロンのＣＶＤ酸化膜１４′を形成した後、第
７図の工程で多結晶シリコン膜ノリ―ン１５からＡＪ＋
＆＆Ｌｌ＋Ｐ−Ｌ−Ｓ ｊｌ１Ｍム譬−一一驚湯璽−
１゜デので、これらの領域をセルファラインで非常に微
細に形成することができる。このため基板中のペース領
域（活性ペース領域の寄与分）を低減することができる
。
いて外部ペース領域１２を形成し、取出し電極１０（及
びその上のＣＶＤ酸化膜８）゛をマスクとするイオン注
入により活性ペース領域１３を形成し、更に第５図及び
第６図のニーてＲＩＢ法を用いて取出し電極１０の側壁
にザブミクロンのＣＶＤ酸化膜１４′を形成した後、第
７図の工程で多結晶シリコン膜ノリ―ン１５からＡＪ＋
＆＆Ｌｌ＋Ｐ−Ｌ−Ｓ ｊｌ１Ｍム譬−一一驚湯璽−
１゜デので、これらの領域をセルファラインで非常に微
細に形成することができる。このため基板中のペース領
域（活性ペース領域の寄与分）を低減することができる
。
したがって、高速動作が必要とされるデバイスにおいて
最大の感度／母うメータと々るぺ―ス抵抗ｒｂｂ’を従
来め約１／１０以下とすることができ、約２０チの性能
向上が期待できる。
最大の感度／母うメータと々るぺ―ス抵抗ｒｂｂ’を従
来め約１／１０以下とすることができ、約２０チの性能
向上が期待できる。
なお、Ｍｏ８１ｚ膜とシリコン基板とを直接接触させる
場合には、シリコン基板側の表面濃度が約１０２０程度
の高濃度でないとショツトキー性の接触を形成してしま
うが、本発明の構造では多結晶シリコン膜が２膜７１層
となるので、良好なオーミック接触を取ることができる
。またζＭｏ５ｔ 膜の下層に多結晶シリコン膜が存
在しているので、ＭｏＳｉ 膜中に基板の浅い接合中
のシリコンが吸い上げられることによシ生じる突き抜け
を防止することができる。
場合には、シリコン基板側の表面濃度が約１０２０程度
の高濃度でないとショツトキー性の接触を形成してしま
うが、本発明の構造では多結晶シリコン膜が２膜７１層
となるので、良好なオーミック接触を取ることができる
。またζＭｏ５ｔ 膜の下層に多結晶シリコン膜が存
在しているので、ＭｏＳｉ 膜中に基板の浅い接合中
のシリコンが吸い上げられることによシ生じる突き抜け
を防止することができる。
なお、上記実施例ではペース取出し電極を構成する金属
シリサイド膜としてＭｏ５ｔう膜を用いたが、これに限
らずＴｉ１ｌ□膜、ＷＳ１２膜等不純物添加多結晶シリ
コンに比べ充分に低い層抵抗を示し、多結晶シリコンと
同様に拡散源となシうる性質を有し、しかも９００〜１
０００℃以上の高温熱処理により変化しないか、変質度
の低いシリサイドを用いれば上記実施例と同様の効果を
得ることができる。
シリサイド膜としてＭｏ５ｔう膜を用いたが、これに限
らずＴｉ１ｌ□膜、ＷＳ１２膜等不純物添加多結晶シリ
コンに比べ充分に低い層抵抗を示し、多結晶シリコンと
同様に拡散源となシうる性質を有し、しかも９００〜１
０００℃以上の高温熱処理により変化しないか、変質度
の低いシリサイドを用いれば上記実施例と同様の効果を
得ることができる。
′ また、上記実施例では多結晶シリコン膜・り一ンを
拡散源としてエミ、り領域を形成したが、イオン注入に
よシエミ、り領域を形成してもよい。ただし、イオン注
入を用いた場合、電極形成前の処理及び・ぐツシペーシ
ョン膜の形成が困難となる場合があるので、多結晶シリ
コンを拡散源として用いることが望ましい。
拡散源としてエミ、り領域を形成したが、イオン注入に
よシエミ、り領域を形成してもよい。ただし、イオン注
入を用いた場合、電極形成前の処理及び・ぐツシペーシ
ョン膜の形成が困難となる場合があるので、多結晶シリ
コンを拡散源として用いることが望ましい。
更に、上記実施例では多結晶シリコン膜にイオン注入法
によシＮ型不純゛物をドーグしたが、ＬＰＣＶＤ法によ
シあらかじ迭不純物がドーグされた多結晶シリコン膜を
形成してもよい。なおＮ型不純物がヒ素だけの場合には
リンに比べて拡散係数が小さいので不純物としてリン又
はリンとヒ素とを含む場合よシも高温の９００〜１００
０℃で拡散処理を行なうことが望ましい。
によシＮ型不純゛物をドーグしたが、ＬＰＣＶＤ法によ
シあらかじ迭不純物がドーグされた多結晶シリコン膜を
形成してもよい。なおＮ型不純物がヒ素だけの場合には
リンに比べて拡散係数が小さいので不純物としてリン又
はリンとヒ素とを含む場合よシも高温の９００〜１００
０℃で拡散処理を行なうことが望ましい。
以上詳述した如く本発明によれば、高速又は高周波領域
での性能が良好なバイポーラ型の半：□ｉｔ□ヤ。よう
、、、オ□□ケ□ 造し得る方法を提供できるものである。
での性能が良好なバイポーラ型の半：□ｉｔ□ヤ。よう
、、、オ□□ケ□ 造し得る方法を提供できるものである。
第１図〜第８図は本発明の実施例におけるＮＰＮパイポ
ーラトランゾスタを得るための製造工程を示す断面図で
ある。 １・・・ｐｇシリコン基板、２・・・Ｎ＋Ｗ埋込み領域
、３・・・Ｎｕエピタキシャル層、４・・・フィールド
酸化膜、５・・・Ｎ＋型コレクタコンタクト領域、６・
・・多結晶シリコン膜、７・・・ＭＯＳｉ２膜、８・・
・ＣＶＤ酸化膜の・・・ホトレゾミストパターン、１０
・・・ペース取出し電極、１１′・・・熱酸化膜、１２
・・・外部ペース領域、１３・・・活性ペース領域、１
４，１ａ’・・・ＣＶＤ酸化膜、１５・・・多結晶シリ
コン膜ノ４ターン、１６・・・Ｎ＋型エミッタ領域、１
７・・・エミ、り電極、１８・・・ペース電極、１９・
・・コレクタ電極。 出願人代理人 弁理士 鈴 江 武 彦弔１図 ４′ 耶 一 窮
ーラトランゾスタを得るための製造工程を示す断面図で
ある。 １・・・ｐｇシリコン基板、２・・・Ｎ＋Ｗ埋込み領域
、３・・・Ｎｕエピタキシャル層、４・・・フィールド
酸化膜、５・・・Ｎ＋型コレクタコンタクト領域、６・
・・多結晶シリコン膜、７・・・ＭＯＳｉ２膜、８・・
・ＣＶＤ酸化膜の・・・ホトレゾミストパターン、１０
・・・ペース取出し電極、１１′・・・熱酸化膜、１２
・・・外部ペース領域、１３・・・活性ペース領域、１
４，１ａ’・・・ＣＶＤ酸化膜、１５・・・多結晶シリ
コン膜ノ４ターン、１６・・・Ｎ＋型エミッタ領域、１
７・・・エミ、り電極、１８・・・ペース電極、１９・
・・コレクタ電極。 出願人代理人 弁理士 鈴 江 武 彦弔１図 ４′ 耶 一 窮
Claims (4)
- （１）第１導電型の半導体基体表面に形成された第２導
電型の低濃度拡散層及びこの低濃度拡散層に接して形成
された第２導電型の高濃度拡散層と、該第２導電型の高
濃度拡散層上に順次積層して形成された非単結晶シリコ
ン膜及び金属シリサイド膜からなる取出し電極と、該取
出し電極の側壁に形成された絶縁膜と、前記第２導電型
の低濃度拡散層内に形成された第１導電型の高濃度拡散
層とを具備したことを特徴とする半導体装置。 - （２）取出し電極を構成する金属シリサイドがＭｏＳｉ
＿２、ＴｉＳｉ＿２又はＷＳｉ＿２のうちいずれかであ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 - （３）第１導電型の半導体基体の一部上に第２導電型の
不純物がドープされた非単結晶シリコン膜パターン及び
これに積層された金属シリサイド膜パターンを形成する
工程と、これらのパターンの一部を選択的にエッチング
して取出し電極を形成し、半導体基体の一部を露出させ
る工程と、熱処理により取出し電極から不純物を拡散さ
せて第２導電型の高濃度拡散層を形成する工程と、露出
した基体に第２導電型の不純物をドープして第２導電型
の低濃度拡散層を形成する工程と、全面に絶縁膜を堆積
した後、異方性エッチングによりエッチングし、前記取
出し電極の側壁に絶縁膜を残存させる工程と、前記第２
導電型の低濃度拡散層内に第１導電型の高濃度拡散層を
形成する工程とを具備したことを特徴とする半導体装置
の製造方法。 - （４）非単結晶シリコン膜及び金属シリサイド膜を順次
積層した後、これらをパターニングし、この後に第２導
電型の不純物をイオン注入することにより前記非単結晶
シリコン膜パターンと金属シリサイド膜パターンを積層
させることを特徴とする特許請求の範囲第３項記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16051884A JPS6140057A (ja) | 1984-07-31 | 1984-07-31 | 半導体装置及びその製造方法 |
| EP85109543A EP0170250B1 (en) | 1984-07-31 | 1985-07-30 | Bipolar transistor and method for producing the bipolar transistor |
| DE8585109543T DE3580206D1 (de) | 1984-07-31 | 1985-07-30 | Bipolarer transistor und verfahren zu seiner herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16051884A JPS6140057A (ja) | 1984-07-31 | 1984-07-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6140057A true JPS6140057A (ja) | 1986-02-26 |
Family
ID=15716688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16051884A Pending JPS6140057A (ja) | 1984-07-31 | 1984-07-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6140057A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224968A (ja) * | 1986-03-27 | 1987-10-02 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62296560A (ja) * | 1986-06-06 | 1987-12-23 | エイ・ティ・アンド・ティ・コーポレーション | バイポ−ラ トランジスタ |
| JPS6436071A (en) * | 1987-07-31 | 1989-02-07 | Sony Corp | Bipolar transistor and manufacture thereof |
| JPH02161764A (ja) * | 1988-12-14 | 1990-06-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843573A (ja) * | 1981-09-08 | 1983-03-14 | Matsushita Electric Ind Co Ltd | バイポ−ラトランジスタ |
| JPS58216463A (ja) * | 1982-06-07 | 1983-12-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バイポ−ラ・トランジスタ |
| JPS5961179A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | バイポ−ラ半導体装置の製造方法 |
| JPS5969966A (ja) * | 1982-10-15 | 1984-04-20 | Hitachi Ltd | 半導体集積回路およびその製造方法 |
| JPS6132574A (ja) * | 1984-07-25 | 1986-02-15 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-07-31 JP JP16051884A patent/JPS6140057A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843573A (ja) * | 1981-09-08 | 1983-03-14 | Matsushita Electric Ind Co Ltd | バイポ−ラトランジスタ |
| JPS58216463A (ja) * | 1982-06-07 | 1983-12-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バイポ−ラ・トランジスタ |
| JPS5961179A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | バイポ−ラ半導体装置の製造方法 |
| JPS5969966A (ja) * | 1982-10-15 | 1984-04-20 | Hitachi Ltd | 半導体集積回路およびその製造方法 |
| JPS6132574A (ja) * | 1984-07-25 | 1986-02-15 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (4)
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|---|---|---|---|---|
| JPS62224968A (ja) * | 1986-03-27 | 1987-10-02 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62296560A (ja) * | 1986-06-06 | 1987-12-23 | エイ・ティ・アンド・ティ・コーポレーション | バイポ−ラ トランジスタ |
| JPS6436071A (en) * | 1987-07-31 | 1989-02-07 | Sony Corp | Bipolar transistor and manufacture thereof |
| JPH02161764A (ja) * | 1988-12-14 | 1990-06-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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