JPH0478020B2 - - Google Patents
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- Publication number
- JPH0478020B2 JPH0478020B2 JP58068021A JP6802183A JPH0478020B2 JP H0478020 B2 JPH0478020 B2 JP H0478020B2 JP 58068021 A JP58068021 A JP 58068021A JP 6802183 A JP6802183 A JP 6802183A JP H0478020 B2 JPH0478020 B2 JP H0478020B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- section
- amplification
- current
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本考案は増幅ゲート構造のゲートターンオフ
（GTO）サイリスタに関する。
（GTO）サイリスタに関する。
一般に、サイリスタ等ではそのオンゲート電流
を増幅する部分（増幅ゲート）を設けることによ
り、小さなゲート電流で点弧させると同時にター
ンオフ特性を大幅に改善している。一方、自己タ
ーンオフ機能を特徴とするGTOサイリスタでは
ターンオン特性とターンオイキ特性はトレードオ
フの関係にあり、サイリスタに較べてゲート点弧
電流が大きくターンオン特性も劣る傾向がある。
このため、GTOサイリスタを増幅ゲート構造と
するのは有効的手段となるが、現状ではターンオ
フ時やオフ期間中での増幅ゲートの誤動作を防止
するための特別の構造を必要とする。増幅ゲート
の誤動作と対策をゲート埋込み形GTOサイリス
タを例として以下に説明する。
を増幅する部分（増幅ゲート）を設けることによ
り、小さなゲート電流で点弧させると同時にター
ンオフ特性を大幅に改善している。一方、自己タ
ーンオフ機能を特徴とするGTOサイリスタでは
ターンオン特性とターンオイキ特性はトレードオ
フの関係にあり、サイリスタに較べてゲート点弧
電流が大きくターンオン特性も劣る傾向がある。
このため、GTOサイリスタを増幅ゲート構造と
するのは有効的手段となるが、現状ではターンオ
フ時やオフ期間中での増幅ゲートの誤動作を防止
するための特別の構造を必要とする。増幅ゲート
の誤動作と対策をゲート埋込み形GTOサイリス
タを例として以下に説明する。
第１図は増幅ゲート構造GTOサイリスタの構
成を示し、PE，NB，PB，NE2層から成る主GTO
部とPE，NB，PB，NE1層から成る増幅ゲート部
AQを同一ウエハ上に構成し、エミツタ層NE1，
NE2に対向してPBベース層中に格子状や短冊状の
高濃度不純物層PB1 +，PB2 +を埋込み形成し、該
PB1 +層を増幅ゲート部AGのゲートとし、PB2 +層
を主GTO部のゲートとしている。主GTO部と増
幅ゲート部AGとはベース層PBの抵抗Ｒで分離し
ている。この構造において、ターンオンに際して
はオンゲート回路１からカソードＫと素子中央部
のゲートＧ１に順方向ゲート電圧を印加し、ゲー
トＧ１→増幅ゲートＮエミツタ層NE1→ゲートＧ
２→主GTO部ＮエミツタNE2へと増幅ゲート電流
を流すことにより主GTO部をターンオンさせる。
ゲートＧ２からＧ１側に順方向に設けるダイオー
ドＤはオンゲート電流がゲートＧ１を経由しない
でゲートＧ２へ流入するのを防ぐ。一方、ターン
オフに際しては、オフゲート回路２からカソード
ＫとゲートＧ１間に逆方向ゲート電圧を印加し、
主GTO部ＮエミツタNE2→ゲートＧ２→ダイオー
ドＤへとオフゲート電流を流すことにより主
GTO部をターンオフさせる。また、増幅ゲート
部ではゲートＧ２→ＮエミツタNE1→ゲートＧ１
のオフゲート電流経路によりターンオフし、この
ターンオフは主GTO部がラツチングしている状
態では増幅ゲート部に分流する主電流が十分に小
さいため主GTO部NE2の接合回復前にターンオフ
する。
成を示し、PE，NB，PB，NE2層から成る主GTO
部とPE，NB，PB，NE1層から成る増幅ゲート部
AQを同一ウエハ上に構成し、エミツタ層NE1，
NE2に対向してPBベース層中に格子状や短冊状の
高濃度不純物層PB1 +，PB2 +を埋込み形成し、該
PB1 +層を増幅ゲート部AGのゲートとし、PB2 +層
を主GTO部のゲートとしている。主GTO部と増
幅ゲート部AGとはベース層PBの抵抗Ｒで分離し
ている。この構造において、ターンオンに際して
はオンゲート回路１からカソードＫと素子中央部
のゲートＧ１に順方向ゲート電圧を印加し、ゲー
トＧ１→増幅ゲートＮエミツタ層NE1→ゲートＧ
２→主GTO部ＮエミツタNE2へと増幅ゲート電流
を流すことにより主GTO部をターンオンさせる。
ゲートＧ２からＧ１側に順方向に設けるダイオー
ドＤはオンゲート電流がゲートＧ１を経由しない
でゲートＧ２へ流入するのを防ぐ。一方、ターン
オフに際しては、オフゲート回路２からカソード
ＫとゲートＧ１間に逆方向ゲート電圧を印加し、
主GTO部ＮエミツタNE2→ゲートＧ２→ダイオー
ドＤへとオフゲート電流を流すことにより主
GTO部をターンオフさせる。また、増幅ゲート
部ではゲートＧ２→ＮエミツタNE1→ゲートＧ１
のオフゲート電流経路によりターンオフし、この
ターンオフは主GTO部がラツチングしている状
態では増幅ゲート部に分流する主電流が十分に小
さいため主GTO部NE2の接合回復前にターンオフ
する。
しかし、素子主電流が十分小さく、増幅ゲート
部はラツチングして主GTO部がラツチングして
いない状態では増幅ゲート部のターンオフ失敗が
起こり易い。この場合、オフゲートバイアスによ
る主GTO部のエミツタNE2の接合回復の時間が極
めて短く、この期間内に増幅ゲート部がターンオ
フしきれないことによる。すなわち、主GTO部
のNE2の接合回復により全オフゲート電圧はこの
NE2接合にかかるため増幅ゲート部にはオフゲー
トバイアスがかからなくなる。
部はラツチングして主GTO部がラツチングして
いない状態では増幅ゲート部のターンオフ失敗が
起こり易い。この場合、オフゲートバイアスによ
る主GTO部のエミツタNE2の接合回復の時間が極
めて短く、この期間内に増幅ゲート部がターンオ
フしきれないことによる。すなわち、主GTO部
のNE2の接合回復により全オフゲート電圧はこの
NE2接合にかかるため増幅ゲート部にはオフゲー
トバイアスがかからなくなる。
この増幅ゲート部のターンオフ失敗が起きる
と、該増幅ゲート部を流れる主電流はアノードＡ
→エミツタNE1→ダイオードＤ→オフゲート回路
２となり、オフゲートバイアスはこの電流経路に
対して順方向となる。この主電流経路を矢印で示
す。実際にはダイオードＤの順方向電圧降下分が
増幅ゲートのＮエミツタNE1とゲートＧ１間のオ
フバイアスとして作用しているが、この程度では
増幅ゲート部をターンオフさせるには至らない。
と、該増幅ゲート部を流れる主電流はアノードＡ
→エミツタNE1→ダイオードＤ→オフゲート回路
２となり、オフゲートバイアスはこの電流経路に
対して順方向となる。この主電流経路を矢印で示
す。実際にはダイオードＤの順方向電圧降下分が
増幅ゲートのＮエミツタNE1とゲートＧ１間のオ
フバイアスとして作用しているが、この程度では
増幅ゲート部をターンオフさせるには至らない。
以上にように、増幅ゲート部のターンオフ失敗
は、GTOサイリスタの永久破壊につながるし、
該サイリスタをインバータ主回路に使用するとき
にはアーム短絡の原因になるなどの問題がある。
そこで、現状では図中に破線で示すように、ダイ
オードＤに直列に増幅ゲート部のオフバイアス用
ツエナーダイオードZDを設け、エミツタNE1と
ゲートＧ１間に大きなオフバイアス電圧（５〜10
程度）がかかるようにし、増幅ゲート部のター
ンオフ作用を促進させている。
は、GTOサイリスタの永久破壊につながるし、
該サイリスタをインバータ主回路に使用するとき
にはアーム短絡の原因になるなどの問題がある。
そこで、現状では図中に破線で示すように、ダイ
オードＤに直列に増幅ゲート部のオフバイアス用
ツエナーダイオードZDを設け、エミツタNE1と
ゲートＧ１間に大きなオフバイアス電圧（５〜10
程度）がかかるようにし、増幅ゲート部のター
ンオフ作用を促進させている。
しかし、オフバイアス用ツエナーダイオード
ZDを設けることは同じオフゲート回路２の電圧
印加において主GTO部に印加できる実効オフゲ
ートバイアスを下げることになり、素子の可制御
電流の低下を招く。また、GTOサイリスタのタ
ーンオフゲート電流は大きいことから、例えば
1000Aの主電流をターンオフするのに250A程度
のオフゲート電流を必要とし、この大きいオフゲ
ート電流はダイオードＤ，ツエナーダイオード
ZDでの大きな電力損失になるし、ダイオードＤ，
ZDに大容量のものを必要とするし、大型である
ためその実装構造上に問題がある。
ZDを設けることは同じオフゲート回路２の電圧
印加において主GTO部に印加できる実効オフゲ
ートバイアスを下げることになり、素子の可制御
電流の低下を招く。また、GTOサイリスタのタ
ーンオフゲート電流は大きいことから、例えば
1000Aの主電流をターンオフするのに250A程度
のオフゲート電流を必要とし、この大きいオフゲ
ート電流はダイオードＤ，ツエナーダイオード
ZDでの大きな電力損失になるし、ダイオードＤ，
ZDに大容量のものを必要とするし、大型である
ためその実装構造上に問題がある。
本発明は、素子外部にオフゲートバイアスを設
けることなく増幅ゲート部を確実にターンオフで
きるようにしたゲートターンオフサイリスタを得
ることを目的としている。
けることなく増幅ゲート部を確実にターンオフで
きるようにしたゲートターンオフサイリスタを得
ることを目的としている。
本発明は、主GTO部のオフゲート電流を増幅
ゲート部ＮエミツタNE1直下のＰベース中を経由
させる構造を特徴とする。
ゲート部ＮエミツタNE1直下のＰベース中を経由
させる構造を特徴とする。
第２図は本発明の一実施例を示す。同図が第１
図と異なる部分は、ダイオードＤ，ツエナーダイ
オードZDの回路を設けることなく、主GTO部の
ＰベースPB層中にＮエミツタN3層を拡散形成し、
このＮエミツタN3上の電極Ｇ３と増幅ゲート部
AGのＰベースPB層上に形成した電極Ｇ４との間
を導体接続し、該ＮエミツタN3層及び電極Ｇ４
に対向するＰベースPB層中にはゲート層PB2 +，
PB1 +を夫々帯層としてアノード側からの主電流が
流れるのを仰止した点にある。Ｎエミツタ層NE3
は帯層PB2 +層によつてアノードＡ側から見て隠さ
れる配置となり、該N3層の存在による誤つたサ
イリスタ動作を防止する。
図と異なる部分は、ダイオードＤ，ツエナーダイ
オードZDの回路を設けることなく、主GTO部の
ＰベースPB層中にＮエミツタN3層を拡散形成し、
このＮエミツタN3上の電極Ｇ３と増幅ゲート部
AGのＰベースPB層上に形成した電極Ｇ４との間
を導体接続し、該ＮエミツタN3層及び電極Ｇ４
に対向するＰベースPB層中にはゲート層PB2 +，
PB1 +を夫々帯層としてアノード側からの主電流が
流れるのを仰止した点にある。Ｎエミツタ層NE3
は帯層PB2 +層によつてアノードＡ側から見て隠さ
れる配置となり、該N3層の存在による誤つたサ
イリスタ動作を防止する。
こうした構造において、ターンオン動作には第
１図の場合と同様になり、オンゲート電流はゲー
トＧ１→エミツタNE1→ゲートＧ２→エミツタ
NE2の経路で流れてターンオンする。ここで、
PB2 +とPB1 +層間の分離抵抗ＲとゲートＧ３を持つ
N3層はオンゲート電流がエミツタNE1層以外に分
流するのを防いでいる。次に、ターンオフに際し
ては、オフゲート電流はエミツタNE2→ゲートＧ
３→ゲートＧ４→埋込みゲートPB1 +→ゲートＧ１
の経路で流れ、ターンオフする。
１図の場合と同様になり、オンゲート電流はゲー
トＧ１→エミツタNE1→ゲートＧ２→エミツタ
NE2の経路で流れてターンオンする。ここで、
PB2 +とPB1 +層間の分離抵抗ＲとゲートＧ３を持つ
N3層はオンゲート電流がエミツタNE1層以外に分
流するのを防いでいる。次に、ターンオフに際し
ては、オフゲート電流はエミツタNE2→ゲートＧ
３→ゲートＧ４→埋込みゲートPB1 +→ゲートＧ１
の経路で流れ、ターンオフする。
そして、従来の増幅ゲート部AGのターンオフ
の失敗の状態では、本実施例では主電流経路は矢
印で示すようにアノードＡ→エミツタNE1→ゲー
トＧ２→PB2 +→エミツタN3→ゲートＧ３→ゲー
トＧ４→PB2 +→ゲートＧ１の閉ループ経路にな
り、実際には過渡電流が流れた後、主電流はアノ
ードＡ→埋込みゲートPB1 +→ゲートＧ１の経路に
移行し、エミツタNE1からの電子注入も止まつて
増幅ゲート部AGは速やかにターンオフする。
の失敗の状態では、本実施例では主電流経路は矢
印で示すようにアノードＡ→エミツタNE1→ゲー
トＧ２→PB2 +→エミツタN3→ゲートＧ３→ゲー
トＧ４→PB2 +→ゲートＧ１の閉ループ経路にな
り、実際には過渡電流が流れた後、主電流はアノ
ードＡ→埋込みゲートPB1 +→ゲートＧ１の経路に
移行し、エミツタNE1からの電子注入も止まつて
増幅ゲート部AGは速やかにターンオフする。
本実施例によれば、主GTO部のオフゲート電
流を増幅ゲート部ＮエミツタNE1直下を通してゲ
ートＧ１から引き出す構造になるため、増幅ゲー
ト部を流れる電流はＮエミツタNE1直下を通る経
路しかなくこの経路では自ら閉ループを形成して
流れ続けることができず、埋込みゲートPB1 +から
ゲートＧ１への経路に移行し、NE1からの電子注
入が停止して増幅ゲート部を急速確実にターンオ
フできる。
流を増幅ゲート部ＮエミツタNE1直下を通してゲ
ートＧ１から引き出す構造になるため、増幅ゲー
ト部を流れる電流はＮエミツタNE1直下を通る経
路しかなくこの経路では自ら閉ループを形成して
流れ続けることができず、埋込みゲートPB1 +から
ゲートＧ１への経路に移行し、NE1からの電子注
入が停止して増幅ゲート部を急速確実にターンオ
フできる。
第３図は本発明の他の実施例を示す。同図が第
１図と異なる部分は、ダイオードＤ等のオフバイ
アス回路を設けることなく、主GTO部と増幅ゲ
ート部の夫々の埋込みゲートPB1 +，PB2 +間をその
幅方向延長によつて互いの接続形成をし、主
GTO部と増幅ゲート部の分離抵抗Ｒをなくした
構造にある。
１図と異なる部分は、ダイオードＤ等のオフバイ
アス回路を設けることなく、主GTO部と増幅ゲ
ート部の夫々の埋込みゲートPB1 +，PB2 +間をその
幅方向延長によつて互いの接続形成をし、主
GTO部と増幅ゲート部の分離抵抗Ｒをなくした
構造にある。
本実施例においても、主GTO部のオフゲート
電流は埋込みゲートPB2 +からPB1 +を経てゲートＧ
１に引き出す経路になつてエミツタNE1直下を流
れ、増幅ゲート部を流れる電流は過渡的には破線
で示す閉ループになるがエミツタNE1からの電子
注入が止まつて実線で示す電流回路に移行して増
幅ゲート部の速やかなターンオフを得ることがで
きる。
電流は埋込みゲートPB2 +からPB1 +を経てゲートＧ
１に引き出す経路になつてエミツタNE1直下を流
れ、増幅ゲート部を流れる電流は過渡的には破線
で示す閉ループになるがエミツタNE1からの電子
注入が止まつて実線で示す電流回路に移行して増
幅ゲート部の速やかなターンオフを得ることがで
きる。
以上のとおり、本発明によれば、主GTO部の
オフゲート電流を増幅ゲート部のＮエミツタ直下
Ｐベース中を経由させる構造とするため、ターン
オフ時に主GTO部のＮエミツタNE2の接合回復後
に増幅ゲート部が導通状態にあつてもその電流回
路に閉ループを形成してＮエミツタNE1の電子注
入を停止させ、増幅ゲート部の確実なターンオフ
を可能にする。これにより、本発明では増幅ゲー
ト部にオフバイアス用の外部回路（ダイオードＤ
等）を不要にし、該外部回路における電力損失や
その接続構成上の問題が解消されさらにオフゲー
ト回路の電圧を低くして確実なターンオフ動作を
得ることができこれはGTOサイリスタの可制御
電流向上になる。
オフゲート電流を増幅ゲート部のＮエミツタ直下
Ｐベース中を経由させる構造とするため、ターン
オフ時に主GTO部のＮエミツタNE2の接合回復後
に増幅ゲート部が導通状態にあつてもその電流回
路に閉ループを形成してＮエミツタNE1の電子注
入を停止させ、増幅ゲート部の確実なターンオフ
を可能にする。これにより、本発明では増幅ゲー
ト部にオフバイアス用の外部回路（ダイオードＤ
等）を不要にし、該外部回路における電力損失や
その接続構成上の問題が解消されさらにオフゲー
ト回路の電圧を低くして確実なターンオフ動作を
得ることができこれはGTOサイリスタの可制御
電流向上になる。
なお、本発明は埋込みゲート型のGTOサイリ
スタに限らず、短冊状のゲート電極が素子表面に
露出した形状の通常のGTOサイリスタに適用し
て同等の作用効果を得ることができる。
スタに限らず、短冊状のゲート電極が素子表面に
露出した形状の通常のGTOサイリスタに適用し
て同等の作用効果を得ることができる。
第１図は従来の増幅ゲート構造のGTOサイリ
スタの構成図、第２図は本発明の一実施例を示す
構成図、第３図は本発明の他の実施例を示す構成
図である。 １……オンゲート回路、２……オフゲート回
路、Ｄ……ダイオード、ZD……ツエナーダイオ
ード、PB1 +，PB2 +……埋込みゲート、Ｇ１，Ｇ
２，Ｇ３，Ｇ４……ゲート、Ｋ……カソード、Ａ
……アノード。
スタの構成図、第２図は本発明の一実施例を示す
構成図、第３図は本発明の他の実施例を示す構成
図である。 １……オンゲート回路、２……オフゲート回
路、Ｄ……ダイオード、ZD……ツエナーダイオ
ード、PB1 +，PB2 +……埋込みゲート、Ｇ１，Ｇ
２，Ｇ３，Ｇ４……ゲート、Ｋ……カソード、Ａ
……アノード。
Claims (1)
- １ PE，NB，PB，NE2層からなる主GTO部と同
一ウエハ上にPE，NB，PB，NE1層からなる増幅
ゲート部を設け、この増幅ゲート部の主電流を主
GTO部のオンゲート電流とする増幅ゲート構造
のゲートターンオフサイリスタにおいて、主
GTO部のオフゲート電流は上記増幅ゲート部の
ＮエミツタNE1直下を経由してオフゲートＧ１に
引出す構造にしたことを特徴とする増幅ゲート構
造のゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068021A JPS59194470A (ja) | 1983-04-18 | 1983-04-18 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068021A JPS59194470A (ja) | 1983-04-18 | 1983-04-18 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194470A JPS59194470A (ja) | 1984-11-05 |
| JPH0478020B2 true JPH0478020B2 (ja) | 1992-12-10 |
Family
ID=13361738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068021A Granted JPS59194470A (ja) | 1983-04-18 | 1983-04-18 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194470A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177968A (ja) * | 1986-01-31 | 1987-08-04 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
-
1983
- 1983-04-18 JP JP58068021A patent/JPS59194470A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59194470A (ja) | 1984-11-05 |
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