JPS5961465A - 増幅ゲ−ト形ｇｔｏのドライブ回路 - Google Patents
増幅ゲ−ト形ｇｔｏのドライブ回路Info
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- JPS5961465A JPS5961465A JP57171438A JP17143882A JPS5961465A JP S5961465 A JPS5961465 A JP S5961465A JP 57171438 A JP57171438 A JP 57171438A JP 17143882 A JP17143882 A JP 17143882A JP S5961465 A JPS5961465 A JP S5961465A
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- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 101100449816 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GTO1 gene Proteins 0.000 description 1
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- 230000035945 sensitivity Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
- H02M1/096—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices the power supply of the control circuit being connected in parallel to the main switching element
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Thyristors (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、増幅ゲート構造のＧＴＯ（ゲートターンオフ
サイリスタ）のターンオン、ターンオフ制御に用いるゲ
ートドライブ回路に関するものである。
サイリスタ）のターンオン、ターンオフ制御に用いるゲ
ートドライブ回路に関するものである。
ＧＴＯは、通常のサイリスタに比べてゲート点弧電流が
大きく、ゲートドライブ回路が大型となる。これを改善
するものとして増幅ゲート構造のＧＴＯがある。この種
ＧＴＯは、通常の増幅ゲート形サイリスタの場合と動作
原理は同じで、ただ一般的に補助サイリスタと称される
部分もＧＴＯ構造になっている点が異なる。
大きく、ゲートドライブ回路が大型となる。これを改善
するものとして増幅ゲート構造のＧＴＯがある。この種
ＧＴＯは、通常の増幅ゲート形サイリスタの場合と動作
原理は同じで、ただ一般的に補助サイリスタと称される
部分もＧＴＯ構造になっている点が異なる。
第１図は増幅ゲート形ＧＴＯのドライブ回路の一例を示
すもので、Ｑｍ は主Ｇ Ｔ Ｏ、Ｑａ は補助ＧＴ
Ｏであシ、ＧＴＯのカソード（主Ｇ Ｔ ＯＱｍのカソ
ード）とオンゲート電極（補助Ｇ Ｔ ＯＱａのゲート
）の間にオン電源ＥＩＯがオンスイッチＳ。
すもので、Ｑｍ は主Ｇ Ｔ Ｏ、Ｑａ は補助ＧＴ
Ｏであシ、ＧＴＯのカソード（主Ｇ Ｔ ＯＱｍのカソ
ード）とオンゲート電極（補助Ｇ Ｔ ＯＱａのゲート
）の間にオン電源ＥＩＯがオンスイッチＳ。
を介して接続されるとともに、オフ電源Ｅ２ｏがオフス
イッチＳ、を介して図示極性に接続されている。
イッチＳ、を介して図示極性に接続されている。
また、補助Ｇ Ｔ ＯＱａ のゲート、カソード間に
ダイオードＤ１が接続されている。このダイオードＤ。
ダイオードＤ１が接続されている。このダイオードＤ。
の電圧降下分が補助Ｇ Ｔ ＯＱａ のゲート、カソ
ード間に逆バイアス電圧として加わシ、ターンオフする
。
ード間に逆バイアス電圧として加わシ、ターンオフする
。
ところで、一般に補助ＧＴＯ部分の点弧感度を高めて行
くとダイオード１個分の逆バイアスでは不足するだめ、
ダイオードを複数個直列に接続したシ、第２図に示すよ
うにツェナーダイオードＺＤ。
くとダイオード１個分の逆バイアスでは不足するだめ、
ダイオードを複数個直列に接続したシ、第２図に示すよ
うにツェナーダイオードＺＤ。
とダイオードＤ１を組み合わせてバイアス電圧を大きく
する方法がとられる。
する方法がとられる。
この場合、ダイオードＤ、はオンゲート電流が直接主Ｇ
Ｔ ＯＱ、ｍ のゲートに流れ込むのを閉止する働き
をする。
Ｔ ＯＱ、ｍ のゲートに流れ込むのを閉止する働き
をする。
しかし、このような方法では、オフゲート電流の大部分
が逆バイアス用の素子、つ”まりツェナーダイオードＺ
Ｄ、に流れるため、その損失が増大するという欠点があ
る。
が逆バイアス用の素子、つ”まりツェナーダイオードＺ
Ｄ、に流れるため、その損失が増大するという欠点があ
る。
第３図は増幅ゲート形ＧＴＯのドライブ回路の他の例を
示すもので、主Ｇ Ｔ ＯＱｍ と補助Ｇ Ｔ ＯＱ
、ａ をターンオフさせるために男ＩＪＩ固のオフ電
源”！Ｉ ｒｌｈｔを備えている。主ＧＴＯ用のオフ電
ＩＪＩｊＫｔ＋と補助ＧＴＯ用のオフ亀源］ｈ２とはオ
フスイッチＳ、。
示すもので、主Ｇ Ｔ ＯＱｍ と補助Ｇ Ｔ ＯＱ
、ａ をターンオフさせるために男ＩＪＩ固のオフ電
源”！Ｉ ｒｌｈｔを備えている。主ＧＴＯ用のオフ電
ＩＪＩｊＫｔ＋と補助ＧＴＯ用のオフ亀源］ｈ２とはオ
フスイッチＳ、。
Ｂ ／、を直列に介して接続され、両スイッチＳ２．Ｓ
λ′の接続点が補助Ｇ Ｔ ＯＱａ のカソード（主
ＧＴＯＱｍ のゲート）に接続されている。なお、カ
ソードとオンゲート電極の間にオン電源ＥＩＯがオンス
イッチ８１を介して接続されていることは第１図。
λ′の接続点が補助Ｇ Ｔ ＯＱａ のカソード（主
ＧＴＯＱｍ のゲート）に接続されている。なお、カ
ソードとオンゲート電極の間にオン電源ＥＩＯがオンス
イッチ８１を介して接続されていることは第１図。
第２図と同様である。
しかし、この回路構成では、第４図に示すように主ＧＴ
Ｏのゲートと補助ＧＴ○のゲートは同一のＰベース上に
形成されているため、オフの期間中、ｄｖ／ｄｔ耐量を
考慮してスイッチを閉路したままにするとＰベース層４
の横方向抵抗Ｒを通して補助ＧＴＯ用のオフ亀源Ｆｉｘ
ｔにより電流が定常的に流れ、オフ時の定常ロスが増大
する。
Ｏのゲートと補助ＧＴ○のゲートは同一のＰベース上に
形成されているため、オフの期間中、ｄｖ／ｄｔ耐量を
考慮してスイッチを閉路したままにするとＰベース層４
の横方向抵抗Ｒを通して補助ＧＴＯ用のオフ亀源Ｆｉｘ
ｔにより電流が定常的に流れ、オフ時の定常ロスが増大
する。
なお、第４図において、１は補強用タングステン板、２
はＰｌｍ（アノードエミッタ）、３はＮ層、４はＰ）−
（カソードベース）、５及び６はカソードエミッタ、７
及び８はＰｌｍ４に形成された埋込みゲート層、９はオ
ンゲート醒極、１０はカソード電極、１１は補助ＧＴＯ
のカソードと主ＧＴＯのゲートを接続する電極、Ｋｍは
主回路電源、２は負荷である。
はＰｌｍ（アノードエミッタ）、３はＮ層、４はＰ）−
（カソードベース）、５及び６はカソードエミッタ、７
及び８はＰｌｍ４に形成された埋込みゲート層、９はオ
ンゲート醒極、１０はカソード電極、１１は補助ＧＴＯ
のカソードと主ＧＴＯのゲートを接続する電極、Ｋｍは
主回路電源、２は負荷である。
上記のような定常ロスの増大を避けるだめ、補助ＧＴＯ
用オフ鴫源Ｆｉｎを可変電圧とし、定常状態ではオフ電
源Ｆｉｎの電圧を下げて損失を少なくすることが考えら
れるが、そうすると増幅ゲート部のａｖ／ａｔ耐量が低
下し、もし点弧すると第４図に破線で示すように電流が
流れて、素子ばかりでなく、爆合によってはドライブ回
路までも破損するおそれがある。
用オフ鴫源Ｆｉｎを可変電圧とし、定常状態ではオフ電
源Ｆｉｎの電圧を下げて損失を少なくすることが考えら
れるが、そうすると増幅ゲート部のａｖ／ａｔ耐量が低
下し、もし点弧すると第４図に破線で示すように電流が
流れて、素子ばかりでなく、爆合によってはドライブ回
路までも破損するおそれがある。
なお、第４図では埋込みケ−１・形のものを示したが、
分割カソード形Ｇ、ＴＯの場合にも全く同様である。
分割カソード形Ｇ、ＴＯの場合にも全く同様である。
本発明は上記のような欠点を除去するためになされたも
ので、主ＧＴＯ用オフ電源と補助ＧＴＯ用オフ電源を直
列接続し、その接続点と補助ＧＴＯのカソードの間に双
方向スイッチを接続するとともに、オフ電源の直列回路
にオフスイッチを挿設すること（Ｃよシ、定常ロスの低
減が図れ、充分なｄｖハを耐量を確保できる増幅ゲート
形ＧＴＯのドライブ回路を提供することを目的とする。
ので、主ＧＴＯ用オフ電源と補助ＧＴＯ用オフ電源を直
列接続し、その接続点と補助ＧＴＯのカソードの間に双
方向スイッチを接続するとともに、オフ電源の直列回路
にオフスイッチを挿設すること（Ｃよシ、定常ロスの低
減が図れ、充分なｄｖハを耐量を確保できる増幅ゲート
形ＧＴＯのドライブ回路を提供することを目的とする。
以下、本発明を図示の実施例に基づいて詳細に説明する
。
。
第５図は本発明の一実施例を示すもので、Ｑｍは主ＧＴ
Ｏ１Ｑ、ａ は補助ＧＴＯ，Ｅ、ｏはオン電源、’ｈ
ｌは主ＧＴＯ用オフ電源、Ｅ２．は補助ＧＴＯ用オフ電
源、Ｓｌはオンスイッチ、６２′ はオフスイッチ、Ｓ
、は双方向スイッチである。前記オン電源Ｅ、。
Ｏ１Ｑ、ａ は補助ＧＴＯ，Ｅ、ｏはオン電源、’ｈ
ｌは主ＧＴＯ用オフ電源、Ｅ２．は補助ＧＴＯ用オフ電
源、Ｓｌはオンスイッチ、６２′ はオフスイッチ、Ｓ
、は双方向スイッチである。前記オン電源Ｅ、。
はオンスイッチＳｅｅ介してカソードとオンゲート′屯
極の間に接続されている。両オフ車源Ｅ２１ ＋ Ｅ２
１はその間にオフスイッチＳ ／、を介して直列に接続
され、オンａ 源Ｅｇｏと同様にカソードとオンゲート
電極の間に接続されている。そして、主ＧＴＯ用のオフ
′屯源Ｅｔ＋の負側か双方向スイッチＳ３を介して補助
Ｇ Ｔ ＯＱａ のカソード、つ寸り主ＧＴＯＱｍ
のゲートに接続されている。
極の間に接続されている。両オフ車源Ｅ２１ ＋ Ｅ２
１はその間にオフスイッチＳ ／、を介して直列に接続
され、オンａ 源Ｅｇｏと同様にカソードとオンゲート
電極の間に接続されている。そして、主ＧＴＯ用のオフ
′屯源Ｅｔ＋の負側か双方向スイッチＳ３を介して補助
Ｇ Ｔ ＯＱａ のカソード、つ寸り主ＧＴＯＱｍ
のゲートに接続されている。
前記双方向スイッチＳｓは、例えば第６図に示すように
主ＧＴＯのオフゲート電流（工ｇｒＩ）を流すだめのサ
イリスタＴＨに補助ＧＴＯオフゲート電流（工ｇ□）を
流すだめのトランジスタＴＲ及びダイオードＤ２の１は
列回路を逆並列となるように舐続した構成とする。ダイ
オードＤ２はトランジスタＴＲのコレクターエミッタ間
に逆方向電、圧が印加されるのを附１１−するためのも
のである。
主ＧＴＯのオフゲート電流（工ｇｒＩ）を流すだめのサ
イリスタＴＨに補助ＧＴＯオフゲート電流（工ｇ□）を
流すだめのトランジスタＴＲ及びダイオードＤ２の１は
列回路を逆並列となるように舐続した構成とする。ダイ
オードＤ２はトランジスタＴＲのコレクターエミッタ間
に逆方向電、圧が印加されるのを附１１−するためのも
のである。
次に、動作について述べる。咬ず、ＧＴＯをターンオン
するにｔ、ｊ： 、スイッチＳ′３．Ｓ３ の開路状
態で、スイッチＳ、を閉略すると、オフ電源Ｅ＋ｏによ
りオンゲートｉＭ、 ＭＣ（工ｇｆ ）が流れ、ＧＴＯ
はターンオンする。
するにｔ、ｊ： 、スイッチＳ′３．Ｓ３ の開路状
態で、スイッチＳ、を閉略すると、オフ電源Ｅ＋ｏによ
りオンゲートｉＭ、 ＭＣ（工ｇｆ ）が流れ、ＧＴＯ
はターンオンする。
一方、（」ＴＯをターンオフさせるには、スイッチＳｌ
全開路し、スイッチ”’２’＋ＳＲを閉路すると、オフ
電源’４１ ＋ ”’２２によりオクゲード覗流（Ｘｇ
ｒｓ Ｌ（工ｇｒ２ ）が各々主Ｇ Ｔ ＯＱｍ の
カソード、ゲート間と、補助Ｇ Ｔ ＯＱａ のカソ
ード、ゲート間に流れ、主Ｇ Ｔ ＯＱｍ 及び補助
Ｇ Ｔ ＯＱ、ａ はオフ状態となる。そして、主Ｇ
Ｔ ＯＱｍ のゲート、カソード間接合が完全に回
復してオフゲート電流楡、。
全開路し、スイッチ”’２’＋ＳＲを閉路すると、オフ
電源’４１ ＋ ”’２２によりオクゲード覗流（Ｘｇ
ｒｓ Ｌ（工ｇｒ２ ）が各々主Ｇ Ｔ ＯＱｍ の
カソード、ゲート間と、補助Ｇ Ｔ ＯＱａ のカソ
ード、ゲート間に流れ、主Ｇ Ｔ ＯＱｍ 及び補助
Ｇ Ｔ ＯＱ、ａ はオフ状態となる。そして、主Ｇ
Ｔ ＯＱｍ のゲート、カソード間接合が完全に回
復してオフゲート電流楡、。
が流れなくなったならば（通常のＧＴＯでは約１０μＢ
後）、スイッチＳ、を開路する。オフスイッチＢ２１は
オフ期間中閉路状）μに維持する。
後）、スイッチＳ、を開路する。オフスイッチＢ２１は
オフ期間中閉路状）μに維持する。
この結果、主Ｇ Ｔ ＯＱｍ のゲート、カソード接合
には両オフ覗源Ｊｌ ＋ ”１２の和電圧が逆バイアス
電圧として印加され、主Ｇ Ｔ ＯＱｍ のｄｖ／ｄｔ
耐量が確保される。一方、補助Ｇ Ｔ ＯＱａ のゲ
ート。
には両オフ覗源Ｊｌ ＋ ”１２の和電圧が逆バイアス
電圧として印加され、主Ｇ Ｔ ＯＱｍ のｄｖ／ｄｔ
耐量が確保される。一方、補助Ｇ Ｔ ＯＱａ のゲ
ート。
カソード間には逆バイアス紙圧が印加されないが、スイ
ッチＳ３が開路しているため、第４図の破線のような電
流ループは形成されない。また、主ＧＴ○Ｑｍ と補
助Ｇ Ｔ ＯＱ、ａ のゲートが同一のＰベース上に
形成されていることから、補助ＧＴＯ用オフ’ｅＪｔ源
ＥｎよりＰベースの横方向抵抗を血してオフ期１…中に
電流が流れることもなくなる。従って、定常ロスは大幅
に低減される。
ッチＳ３が開路しているため、第４図の破線のような電
流ループは形成されない。また、主ＧＴ○Ｑｍ と補
助Ｇ Ｔ ＯＱ、ａ のゲートが同一のＰベース上に
形成されていることから、補助ＧＴＯ用オフ’ｅＪｔ源
ＥｎよりＰベースの横方向抵抗を血してオフ期１…中に
電流が流れることもなくなる。従って、定常ロスは大幅
に低減される。
＠記実施例ではオフスイッチｓｌ、を両オフ電源”２１
＋ Ｆ２１２の［Ｈ列回路における双方向スイッチＳ
３の接続点極よシ補助ＧＴＯ用オフ鴫源”、２側に位置
させたが、第７図に示すように双方向スイッチＳ３の接
続点より主ＧＴＯ用オフ電源Ｅ１重側に位置させてもよ
い。ただし、一般に主ＧＴＯのオフゲート電流（Ｉ６ｒ
、 ）は補助ＧＴＯのオフゲート電流（■ｇｒりより何
倍も太きいため、第５図の位置とした方がスイッチＳ１
２は容量の小さいものですむ。
＋ Ｆ２１２の［Ｈ列回路における双方向スイッチＳ
３の接続点極よシ補助ＧＴＯ用オフ鴫源”、２側に位置
させたが、第７図に示すように双方向スイッチＳ３の接
続点より主ＧＴＯ用オフ電源Ｅ１重側に位置させてもよ
い。ただし、一般に主ＧＴＯのオフゲート電流（Ｉ６ｒ
、 ）は補助ＧＴＯのオフゲート電流（■ｇｒりより何
倍も太きいため、第５図の位置とした方がスイッチＳ１
２は容量の小さいものですむ。
以上のように本発明によれば、オフ電源を主ＧＴｏ用と
補助ＧＴＯ用の２個とし、これらを直列接続してその接
続点と補助ＧＴＯのカソードの間に双方向スイッチを接
続し、オフ電源の直列回路にオフスイッチを挿設したの
で、オフゲート電流が渡れる経路ＫｆＭ失発生の原因と
なる辿バイアス用デバイスが存在せず、主ＧＴＯのゲー
ト、カソード接合の回復後の双方向スイッチの開路によ
シ補助ＧＴＯ用オフ醒源からＰベースの横方向抵抗を通
る電流路が遮断されることと相俟って定常ロスが大幅に
低減するとともに、補助ＧＴＯ用オフ電諒の小容量化が
可能となる。寸７）１オフ期間中ｄｖ／ｄｔ等によシ補
助ＧＴＯが誤ノ舐９ｒ）〜しでも、主ＧＴｏ用オフ電源
を通り、主回路の６源を辿るループ（第４図の破線）が
形成され７ｒいという利点がある。更に、主ＧＴ、Ｏが
完全にターンオフ状態になつ／ζ後、双方向スイッチを
開いても、オン期間中オフ電源直列回路のオフスイッチ
が１３Ｊ路しているため、王ＧＴＯのゲート、カンード
間にはＰベースの横方向抵抗を消して両オフ電源の和′
電圧が逆バイアス電圧として印加されており、充分なａ
ｖＡｔ耐鎗をイ１１′Ｎ保できる。
補助ＧＴＯ用の２個とし、これらを直列接続してその接
続点と補助ＧＴＯのカソードの間に双方向スイッチを接
続し、オフ電源の直列回路にオフスイッチを挿設したの
で、オフゲート電流が渡れる経路ＫｆＭ失発生の原因と
なる辿バイアス用デバイスが存在せず、主ＧＴＯのゲー
ト、カソード接合の回復後の双方向スイッチの開路によ
シ補助ＧＴＯ用オフ醒源からＰベースの横方向抵抗を通
る電流路が遮断されることと相俟って定常ロスが大幅に
低減するとともに、補助ＧＴＯ用オフ電諒の小容量化が
可能となる。寸７）１オフ期間中ｄｖ／ｄｔ等によシ補
助ＧＴＯが誤ノ舐９ｒ）〜しでも、主ＧＴｏ用オフ電源
を通り、主回路の６源を辿るループ（第４図の破線）が
形成され７ｒいという利点がある。更に、主ＧＴ、Ｏが
完全にターンオフ状態になつ／ζ後、双方向スイッチを
開いても、オン期間中オフ電源直列回路のオフスイッチ
が１３Ｊ路しているため、王ＧＴＯのゲート、カンード
間にはＰベースの横方向抵抗を消して両オフ電源の和′
電圧が逆バイアス電圧として印加されており、充分なａ
ｖＡｔ耐鎗をイ１１′Ｎ保できる。
第１図〜第３図は増幅ゲート構造のＧＴＯのドライブ回
路の従来・Ｚｌｌｆ示す接続図、第４図は第３図の回路
例しこおける定常ロスの増大ケ説明するだめの構成図、
第５図は本発明に係る増幅ゲート形Ｇ、 Ｔ Ｏのドラ
イブ回路の一実施例を示す接続図、第６図は同実施例に
２ける双方向スイッチの具体的構成を示す接続図、第７
図は本発明の他の実施ｆｌＪを示す接続図でりる。 Ｑｍｌ・、、主ＧＴＯ１゛Ｑａ・・・補助Ｇ Ｔ Ｏ，
Ｅ、、 ・−・オン′亀源、Ｅ□・・・主ＧＴ Ｏ’用
オフ電源、Ｐ２２２ ・補助Ｇ Ｔ Ｏ用オフ′屯源
、Ｓｌ・・・オンスイッチ、８２′・・・オフスイッチ
、Ｓ３・・双方向スイッチ。 第１図 第２図 第４図
路の従来・Ｚｌｌｆ示す接続図、第４図は第３図の回路
例しこおける定常ロスの増大ケ説明するだめの構成図、
第５図は本発明に係る増幅ゲート形Ｇ、 Ｔ Ｏのドラ
イブ回路の一実施例を示す接続図、第６図は同実施例に
２ける双方向スイッチの具体的構成を示す接続図、第７
図は本発明の他の実施ｆｌＪを示す接続図でりる。 Ｑｍｌ・、、主ＧＴＯ１゛Ｑａ・・・補助Ｇ Ｔ Ｏ，
Ｅ、、 ・−・オン′亀源、Ｅ□・・・主ＧＴ Ｏ’用
オフ電源、Ｐ２２２ ・補助Ｇ Ｔ Ｏ用オフ′屯源
、Ｓｌ・・・オンスイッチ、８２′・・・オフスイッチ
、Ｓ３・・双方向スイッチ。 第１図 第２図 第４図
Claims (1)
- （１）増幅ゲート構造のＧＴＯのカソードとオンゲート
電極の間にオン電源をオンスイッチを介して接続すると
ともに、主ＧＴＯ用、補助ＧＴＯ用の２個のオフ電源の
直列回路を接続した増幅ゲート形ＩＪＴＯのドライブ回
路において、直列接続した前記両オフ亀源の接続点と補
助ＧＴＯのカソードの間に双方向スイッチを接続し、ま
た主ＧＴＯ用のオフ電源の正あるいは負側にオフスイッ
チを挿設し、ターンオフ時に双方向スイッチ及びオフス
イッチを閉路し、一定時間後に双方向スイッチを開略し
、オフスイッチはオフ期間の開閉路状態を維持するよう
に制御することを特徴とする増幅ゲート形ＧＴＯのドラ
イブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171438A JPS5961465A (ja) | 1982-09-30 | 1982-09-30 | 増幅ゲ−ト形ｇｔｏのドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171438A JPS5961465A (ja) | 1982-09-30 | 1982-09-30 | 増幅ゲ−ト形ｇｔｏのドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961465A true JPS5961465A (ja) | 1984-04-07 |
| JPH0344502B2 JPH0344502B2 (ja) | 1991-07-08 |
Family
ID=15923120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171438A Granted JPS5961465A (ja) | 1982-09-30 | 1982-09-30 | 増幅ゲ−ト形ｇｔｏのドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961465A (ja) |
-
1982
- 1982-09-30 JP JP57171438A patent/JPS5961465A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344502B2 (ja) | 1991-07-08 |
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