JPH0417026B2 - - Google Patents
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- Publication number
- JPH0417026B2 JPH0417026B2 JP57169213A JP16921382A JPH0417026B2 JP H0417026 B2 JPH0417026 B2 JP H0417026B2 JP 57169213 A JP57169213 A JP 57169213A JP 16921382 A JP16921382 A JP 16921382A JP H0417026 B2 JPH0417026 B2 JP H0417026B2
- Authority
- JP
- Japan
- Prior art keywords
- gto
- gate
- electrode
- main
- amplification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Thyristors (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明は、増幅ゲート構造のGTO（ゲートター
ンオフサイリスタ）のドライブ回路の改良に関す
るものである。
ンオフサイリスタ）のドライブ回路の改良に関す
るものである。
サイリスタ等ではターンオン特性を改善するた
め、一般にゲート増幅構造としている。このゲー
ト増幅構造は、ターンオフ特性を重視して設計さ
れ、ターンオン特性がサイリスタに比較して稍劣
るGTOにおいても大いに有効である。ただし、
GTOはターンオフ機能を有するので、ターンオ
フ時やオフ期間中での増幅ゲートの誤動作を防止
するため、ドライブ方法には特別な配慮が必要で
ある。
め、一般にゲート増幅構造としている。このゲー
ト増幅構造は、ターンオフ特性を重視して設計さ
れ、ターンオン特性がサイリスタに比較して稍劣
るGTOにおいても大いに有効である。ただし、
GTOはターンオフ機能を有するので、ターンオ
フ時やオフ期間中での増幅ゲートの誤動作を防止
するため、ドライブ方法には特別な配慮が必要で
ある。
第１図にゲート埋込み形ゲート増幅構造の
GTOの構造例を示す。図において、１は補強用
タングステン板、２はＰ層（アノードエミツタ）、
３はＮ層、４はＰ層（カソードベース）、５及び
６はカソードエミツタであり、タングステン板１
上にPNPN層が形成されている。前記カソード
エミツタ５及び６の如く二つに分けたことによ
り、補助GTO領域Ｂと主GTO領域Ａが形成され
る。
GTOの構造例を示す。図において、１は補強用
タングステン板、２はＰ層（アノードエミツタ）、
３はＮ層、４はＰ層（カソードベース）、５及び
６はカソードエミツタであり、タングステン板１
上にPNPN層が形成されている。前記カソード
エミツタ５及び６の如く二つに分けたことによ
り、補助GTO領域Ｂと主GTO領域Ａが形成され
る。
７及び８はＰ層４に形成された埋込みゲート
層、９はオンゲート電極、１０はオフゲート電
極、１１はカソード電極、１２は増幅ゲートｎエ
ミツタと主GTOのゲート電極１３を接続する電
極であり、前記カソード電極１１はオン電源２１
の（−）端とオフ電源２２の（＋）端に接続され
ている。前記オンゲート電極９はオンスイツチ２
３を介して前記オン電源２１の（＋）端に、また
オフスイツチ２４を介して前記オフ電源２２の
（−）端にそれぞれ接続されている。また、前記
オフゲート電極１０はダイオード２５を介して前
記オンゲート電極９に接続されている。
層、９はオンゲート電極、１０はオフゲート電
極、１１はカソード電極、１２は増幅ゲートｎエ
ミツタと主GTOのゲート電極１３を接続する電
極であり、前記カソード電極１１はオン電源２１
の（−）端とオフ電源２２の（＋）端に接続され
ている。前記オンゲート電極９はオンスイツチ２
３を介して前記オン電源２１の（＋）端に、また
オフスイツチ２４を介して前記オフ電源２２の
（−）端にそれぞれ接続されている。また、前記
オフゲート電極１０はダイオード２５を介して前
記オンゲート電極９に接続されている。
しかして、ターンオンに際しては、オン電極２
１→オンスイツチ２３→オンゲート電極９→増幅
ゲートｎエミツタ６→電極１２→ゲート電極１３
→主GTOnエミツタ５へとオンゲート電流が流
れ、素子はオンする。
１→オンスイツチ２３→オンゲート電極９→増幅
ゲートｎエミツタ６→電極１２→ゲート電極１３
→主GTOnエミツタ５へとオンゲート電流が流
れ、素子はオンする。
一方、ターンオフに際しては、オフ電源２２→
主GTOnエミツタ５→オフゲート電極１０へとオ
フゲート電流が流れ、素子はターンオフする。こ
の場合、主GTOnエミツタ５→ゲート電極１３→
電極１２→増幅ゲートｎエミツタ６→オンゲート
電極９のオフゲート電流経路もある。ただし、主
GTOがラツチング状態では、増幅ゲートに分流
する主電流は十分に小さいので、ターンオフ時に
増幅ゲートは、このオフゲート電流経路により、
主GTOnエミツタ接合回復前にオフしてしまい問
題はない。
主GTOnエミツタ５→オフゲート電極１０へとオ
フゲート電流が流れ、素子はターンオフする。こ
の場合、主GTOnエミツタ５→ゲート電極１３→
電極１２→増幅ゲートｎエミツタ６→オンゲート
電極９のオフゲート電流経路もある。ただし、主
GTOがラツチング状態では、増幅ゲートに分流
する主電流は十分に小さいので、ターンオフ時に
増幅ゲートは、このオフゲート電流経路により、
主GTOnエミツタ接合回復前にオフしてしまい問
題はない。
しかし、主電流が十分小さく、増幅ゲートはラ
ツチングしているが、主GTOはラツチングして
いない状態では、増幅ゲートのターンオフ失敗が
起こり易い。なぜならば、このような場合は、増
幅ゲートを流れる電流が大きく、しかも主GTOn
エミツタ接合の急速な回復があるため、増幅ゲー
トはターンオフしきれず、また、オフゲート電極
１０に接続されたダイオード２５１個の電圧降下
だけでは増幅ゲートをターンオフさせるバイアス
電圧としては不十分であり、主電流は増幅ゲート
を通つて流れ続けるからである。オフゲートバイ
アスはこの電流に対して順方向である。このとき
の主電流経路は、増幅ゲートｎエミツタ６→電極
１２→ゲート電極１３→埋込ゲート層７→オフゲ
ート電極１０→オフゲート回路となる。
ツチングしているが、主GTOはラツチングして
いない状態では、増幅ゲートのターンオフ失敗が
起こり易い。なぜならば、このような場合は、増
幅ゲートを流れる電流が大きく、しかも主GTOn
エミツタ接合の急速な回復があるため、増幅ゲー
トはターンオフしきれず、また、オフゲート電極
１０に接続されたダイオード２５１個の電圧降下
だけでは増幅ゲートをターンオフさせるバイアス
電圧としては不十分であり、主電流は増幅ゲート
を通つて流れ続けるからである。オフゲートバイ
アスはこの電流に対して順方向である。このとき
の主電流経路は、増幅ゲートｎエミツタ６→電極
１２→ゲート電極１３→埋込ゲート層７→オフゲ
ート電極１０→オフゲート回路となる。
本発明は上記のような問題点を解消するために
なされたもので、増幅ゲートｎエミツタと主
GTOのゲート電極を接続する電極とカソードの
間にコンデンサを接続することにより、主電流が
ラツチングレベル程度の小さい電流の場合にも確
実にターンオフできる増幅ゲート形GTOのドラ
イブ回路を提供することを目的とする。
なされたもので、増幅ゲートｎエミツタと主
GTOのゲート電極を接続する電極とカソードの
間にコンデンサを接続することにより、主電流が
ラツチングレベル程度の小さい電流の場合にも確
実にターンオフできる増幅ゲート形GTOのドラ
イブ回路を提供することを目的とする。
以下、本発明を図示の実施例に基づいて詳細に
説明する。
説明する。
第２図は本発明の一実施例を示すもので、増幅
ゲートｎエミツタ６と主GTOのゲート電極１３
を接続する電極１２とカソード１１、つまりオン
電極２１の（−）端の間にコンデンサ２６を接続
したことが従来（第１図）と異なる。他は従来と
同様であり、同一構成部分と同一部分を付してそ
の説明は省略する。
ゲートｎエミツタ６と主GTOのゲート電極１３
を接続する電極１２とカソード１１、つまりオン
電極２１の（−）端の間にコンデンサ２６を接続
したことが従来（第１図）と異なる。他は従来と
同様であり、同一構成部分と同一部分を付してそ
の説明は省略する。
このような回路構成とすると、コンデンサ２６
の充電期間中、主GTOのｎエミツタ５を経由せ
ずに増幅ゲートにオフバイアスが加わり、増幅ゲ
ートのターンオフが確実になる。この動作を第３
図と第４図Ａ，Ｂの波形図を参照しながら説明す
る。条件は、負荷抵抗40Ω、アノード電圧300V、
ゲート電圧（VGR）45Vである。
の充電期間中、主GTOのｎエミツタ５を経由せ
ずに増幅ゲートにオフバイアスが加わり、増幅ゲ
ートのターンオフが確実になる。この動作を第３
図と第４図Ａ，Ｂの波形図を参照しながら説明す
る。条件は、負荷抵抗40Ω、アノード電圧300V、
ゲート電圧（VGR）45Vである。
第３図は低主電流で、主GTOがラツチングし
ているときにオフ信号を加えた場合のターンオフ
時の主電流I1とオフゲート電流Ig1の波形であり、
正常な波形である。これは、本実施例、従来とも
同様である。
ているときにオフ信号を加えた場合のターンオフ
時の主電流I1とオフゲート電流Ig1の波形であり、
正常な波形である。これは、本実施例、従来とも
同様である。
第４図Ａ，Ｂは第３図の場合より僅かに主電流
I1が小さく、主GTOはラツチングせず、増幅ゲ
ートだけがラツチングしているときにオフ信号を
加えた場合のターンオフ電流波形であり、主
GTOのカソード１１と電極１２の間にコンデン
サが接続されていない従来のものは第４図Ａに示
すようにターンオフタイムが異常に長く、ターン
オフ後半では主電流I1の波形とオフゲート電流Ig1
の波形が等しく、増幅ゲートを流れる主電流がオ
フゲート回路を経由していることがわかる。
I1が小さく、主GTOはラツチングせず、増幅ゲ
ートだけがラツチングしているときにオフ信号を
加えた場合のターンオフ電流波形であり、主
GTOのカソード１１と電極１２の間にコンデン
サが接続されていない従来のものは第４図Ａに示
すようにターンオフタイムが異常に長く、ターン
オフ後半では主電流I1の波形とオフゲート電流Ig1
の波形が等しく、増幅ゲートを流れる主電流がオ
フゲート回路を経由していることがわかる。
これに対し、カソード１１と電極１２の間にコ
ンデンサ２６（この場合のコンデンサ容量は1μF
である）が接続されている本実施例のものは、第
４図Ｂに示すようにターンオフタイムも短く、こ
の波形からもターンオフの正常化が確認できる。
なお、オフゲート電流Ig1の波形はコンデンサ２
６の充電電流が重畳されたものとなる。
ンデンサ２６（この場合のコンデンサ容量は1μF
である）が接続されている本実施例のものは、第
４図Ｂに示すようにターンオフタイムも短く、こ
の波形からもターンオフの正常化が確認できる。
なお、オフゲート電流Ig1の波形はコンデンサ２
６の充電電流が重畳されたものとなる。
前記実施例はオフゲート電極１０を有するもの
についてであるが、オフ専用ゲート電極を有しな
い増幅ゲート構造のGTOにも適用でき、第５図
に回路構成を示す。この場合には電極１２とオン
ゲート電極９の間にダイオード２５が接続され、
電極１２と主GTOのカソード１１の間にコンデ
ンサ２６が接続される。
についてであるが、オフ専用ゲート電極を有しな
い増幅ゲート構造のGTOにも適用でき、第５図
に回路構成を示す。この場合には電極１２とオン
ゲート電極９の間にダイオード２５が接続され、
電極１２と主GTOのカソード１１の間にコンデ
ンサ２６が接続される。
なお、前記各実施例ではコンデンサ２６のみと
したが、コンデンサだけでなく、抵抗を直列に接
続してもよく、これによつて振動電流が抑制され
たり、増幅ゲートのオフバイアス期間が増大する
などの効果を生じる。また、コンデンサ２６に放
電抵抗を接続してもよい。
したが、コンデンサだけでなく、抵抗を直列に接
続してもよく、これによつて振動電流が抑制され
たり、増幅ゲートのオフバイアス期間が増大する
などの効果を生じる。また、コンデンサ２６に放
電抵抗を接続してもよい。
以上のように本発明によれば、増幅ゲートｎエ
ミツタと主GTOのゲート電極を接続する電極と
カソードの間にコンデンサを接続したので、素子
のターンオフ時、コンデンサが充電されるまでの
期間増幅ゲートにオフバイアスが加わるようにな
り、主GTOはラツチングせず増幅ゲートだけが
ラツチングしている状態でも確実にターンオフで
きる。しかも、コンデンサを接続するだけ、ある
いはこれに抵抗を直列か並列に接続するだけの簡
単な回路構成となる。
ミツタと主GTOのゲート電極を接続する電極と
カソードの間にコンデンサを接続したので、素子
のターンオフ時、コンデンサが充電されるまでの
期間増幅ゲートにオフバイアスが加わるようにな
り、主GTOはラツチングせず増幅ゲートだけが
ラツチングしている状態でも確実にターンオフで
きる。しかも、コンデンサを接続するだけ、ある
いはこれに抵抗を直列か並列に接続するだけの簡
単な回路構成となる。
第１図は増幅ゲート構造のGTOのドライブ回
路の従来例を示す回路構成図、第２図は本発明の
一実施例を示す回路構成図、第３図及び第４図
Ａ，Ｂは動作波形図、第５図は本発明の他の実施
例を示す回路構成図である。 １……タングステン板、２……アノードエミツ
タ、３……Ｎ層、４……カソードベース、５及び
６……カソードエミツタ、９……オンゲート電
極、１０……オフゲート電極、１１……カソード
電極、１２……増幅ゲートｎエミツタと主GTO
のゲート電極を接続する電極、２１……オン電
源、２２……オフ電源、２３……オンスイツチ、
２４……オフスイツチ、２５……ダイオード、２
６……コンデンサ。
路の従来例を示す回路構成図、第２図は本発明の
一実施例を示す回路構成図、第３図及び第４図
Ａ，Ｂは動作波形図、第５図は本発明の他の実施
例を示す回路構成図である。 １……タングステン板、２……アノードエミツ
タ、３……Ｎ層、４……カソードベース、５及び
６……カソードエミツタ、９……オンゲート電
極、１０……オフゲート電極、１１……カソード
電極、１２……増幅ゲートｎエミツタと主GTO
のゲート電極を接続する電極、２１……オン電
源、２２……オフ電源、２３……オンスイツチ、
２４……オフスイツチ、２５……ダイオード、２
６……コンデンサ。
Claims (1)
- １ PNPN層のカソードエミツタとしてのＮ層
を二つに分けて主GTO領域と補助GTO領域とし
た増幅ゲート形GTOと、この増幅ゲート形GTO
の主カソード電極と補助GTOのオンゲート電極
間に接続されたオンゲート回路とオフゲート回路
の並列回路と、前記増幅ゲート形GTOの補助
GTOのｎエミツタと主GTOのゲート電極を接続
する電極と前記増幅ゲート形GTOの主GTOのカ
ソード電極間に接続されたコンデンサと、前記増
幅ゲート形GTOの主GTOのオフゲート電極若し
くは主GTOのゲート電極にアノード側が、補助
GTOのオンゲート電極にカソード側が接続され
るダイオードとを備え、前記主GTOに前記オフ
ゲート回路よりオフバイアスを印加させて主
GTOをターンオフさせるとき、オフバイアスが
前記コンデンサを通して補助GTOのｎエミツタ
に直接印加されるようにしたことを特徴とする増
幅ゲート形GTOのドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169213A JPS5959072A (ja) | 1982-09-27 | 1982-09-27 | 増幅ゲ−ト形ｇｔｏのドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169213A JPS5959072A (ja) | 1982-09-27 | 1982-09-27 | 増幅ゲ−ト形ｇｔｏのドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5959072A JPS5959072A (ja) | 1984-04-04 |
| JPH0417026B2 true JPH0417026B2 (ja) | 1992-03-25 |
Family
ID=15882298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169213A Granted JPS5959072A (ja) | 1982-09-27 | 1982-09-27 | 増幅ゲ−ト形ｇｔｏのドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5959072A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604618B2 (ja) * | 1979-09-21 | 1985-02-05 | 富士電機株式会社 | サイリスタ点弧回路 |
-
1982
- 1982-09-27 JP JP57169213A patent/JPS5959072A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5959072A (ja) | 1984-04-04 |
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