JPH0478025B2 - - Google Patents
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- JPH0478025B2 JPH0478025B2 JP58160360A JP16036083A JPH0478025B2 JP H0478025 B2 JPH0478025 B2 JP H0478025B2 JP 58160360 A JP58160360 A JP 58160360A JP 16036083 A JP16036083 A JP 16036083A JP H0478025 B2 JPH0478025 B2 JP H0478025B2
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- JP
- Japan
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- floating gate
- region
- conductivity type
- layer
- impurity concentration
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体不揮発性メモリの新規な製造方
法に関し、さらに詳述すれば、電気的にプログラ
ム可能な読み出し専用メモリ（EPROM）のチヤ
ネル領域内に、高濃度領域を収束イオン線技術を
用いて形成し、キヤリアの注入効率を向上させ
EPROMの高性能化をはかる方法に関するもので
ある。 〔発明の背景〕 従来技術によつて製造したEPROMの例を第１
図に示す。ｐ型（100）面10Ω・cmのシリコン基
板Si１上に熱酸化法で形成した厚さ50nmのシリ
コン酸化膜２、厚さ350nmの多結晶シリコン
（pelySi）フローテイング・ゲート３、該フロー
テイングゲート３上に形成した厚さ80nmの酸化
膜４、該酸化膜４上に形成した厚さ350nmの
pelySiから成るコントロールゲート５、ヒ素イオ
ンAs+を60KeVで１×1016cm-2打込み、1000℃で
20分間アニールして形成した接合深さ0.4μm、、
層抵抗20Ω／０のn+拡散層から成るソース６およ
びドレーン７、ボロンイオンB+を50KeVで５×
1011cm-2打込んで形成したチヤネルドープ領域８
から成るEPROMメモリセルにおいて、ソース６
からドレーン７に向つて高電界を印加しつつコン
トロールゲート５に高電圧を印加する事により、
該チヤネル領域８に生じたいわゆるホツトキヤリ
アが、コントロールゲート５の電界に引かれて、
フローテイングゲート３に注入され、しきい電圧
のシフトが起きる。その結果、EPROMとして機
能する事になる。 フローテイングゲート３へのキヤリアの注入効
率は、チヤネル領域８の不純物濃度により大きく
変化する。第２図は、チヤネル領域８の不純物濃
度と、フローテイングゲート３へのキヤリアに注
入効率の関係をゲート電圧VGおよびドレーン電
圧VDの関数として示したもので、いかなる電圧
条件においてもチヤネル領域８の不純物濃度を高
くする程、キヤリアの注入効率を高くできる事が
示されている。（萩原ら、ジヤパニーズ、ジヤー
ナル オブ アプライド、フイジツクス16巻サプ
ルメント16−１，211頁（1977年）；T.
Hagiwara，Japan.J.Appl.Phys.Suppl16−１，
211（1977））しかしながら、チヤネル領域８の不
純物濃度が高くなると、(1)チヤネル領域８のキヤ
リア移動度が小さくなる、(2)しきい電圧VTHが高
くなる、(3)ドレーン容量が増大する、などの弊害
があるため、必ずしも良い対策とはならない。第
３図は、表面の不純物濃度と電界効果移動度の関
係を示したもので、不純物濃度が増大し、1016cm
−３を超えると、電界効果移動度が急激に小さくな
り、1017cm-3では、約1/3程度まで減少してしま
う。このために、トランジスタのゲイン定数が低
下し、スイツチング速度が３倍程度長くなる。ま
たしきい電圧VTHは、表面不純物濃度により大幅
に変化するが、この関係を第４図に示す。表面不
純物濃度が1015cm-3の場合に比較し、４×1016cm-
３とすると、2.5V以上に高くなり、正常な動作特
性は全く期待できなくなる。したがつて従来構造
のデバイスは、たとえばキヤリアの注入効率を実
用的なレベルである10-6とすると、しきい電圧が
約1Vとなる表面不純物濃度が２×1016cm-3である
事から、電圧条件としてVG＝37V，Vo＝25Vと
いう極めて高い電源電圧を使用する事になり、電
源の設計、デバイスの設計等、全く不利となる。 〔発明の概要〕 本発明はこのような従来技術の問題点を解決す
るために為されたもので、集束イオン線技術（た
とえば、R.L.Seliger他，J.Vac.Sci Technol.16
（６）1610（1979））用いる事により、部分的に高
濃度層を形成し、注入効率の高い高性能なデバイ
スを実現するものである。 以下本発明を実施例に基づき、具体的に説明す
る。 〔発明の実施例〕 実施例 １ 本実施例では、本発明の概略を示し、デバイス
の高性能化が可能な理由について述べる。 第５図は本発明によるデバイスの断面構造の例
を示したもので、ｐ型（100）面10Ω・cmのシリ
コン基板１１と、厚さ20nmのSiO2１２、厚さ
350nmのpelySiフローテイングゲート１３、厚さ
80nmのSIO2１４、厚さ350nmのpelySiコントロ
ールゲート１５、n+ソース１６、ドレーン１７
を持つ構造において、収束イオン線によりボロン
イオンB+を打込み、表面濃度1017cm-3のｐ型層１
８を形成した状態を示す。 このようなデバイス構造とする事により、従来
構造で問題であつた(1)キヤリア移動度の低下、(2)
VTHの上昇、(3)ドレーン容量の増大という好まし
くない影響を全く取り除く事ができる。この理由
は、VTHおよびキヤリア移動度を決めるトランジ
スタのチヤネル領域の不純物濃度を１×1016cm-3
以下とする事ができ、適切なVTHと高いキヤリア
移動度を実現可能な一方で、高濃度領域１８の存
在のためにキヤリアの注入効率は、第２図に示し
た関係から明らかなように、従来の半分程度の印
加電圧でも、10-5−10-6程度と、十分に高くでき
るためである。したがつて所望のVTHと，高いキ
ヤリア移動度と小さいドレーン容量を持ち、かつ
高いキヤリア注入効率を持つたデバイスを実現す
る事が可能になる。 該高濃度領域１８に大きさは、収束イオン線を
用いるため、0.1μmφ以下にする事も可能であり、
従来の技術で可能な面積に比較して大幅に縮小で
きる。たとえば通常のホトリソグラフイ法を用い
ると、高濃度領域１８の面積は最小加工寸法であ
る1μm□程度となり、そのため、全体の素子寸法
は巨大なものになる。微小デバイスが要求される
大規模集積回路（以下VLSIと略記）では、収束
イオン線の直径をたとえば0.3μm以下とすること
により、従来では不可能であつた構造と特性を持
つものを形成することができる。 実施例 ２ 第６図ａはｐ型（100）面、10Ω・cmのシリコ
ン基板（以下Si基板）１１を1000℃ドライ酸素中
で23分間熱酸化し、厚さ20nmの酸化膜１９（以
下SiO2と略記）を成長させ、さらに科学蒸着法
（Chemical Vapor Deposition：以下CVD法と略
記）により厚さ50nmの窒化シリコン膜（以下Si3
N4と略記）を推積し、通常のホトリソグラフイ
および反応性スパツタエツチによりSi3N4のパタ
ーン２０を形成し、さらにB+を５×1012cm-2打込
んで、チヤネルストツパ層２１を形成した状態で
ある。 第６図ｂは、該基板を1000℃のウエツト雰囲気
で酸化し、厚さ0.8μmのフイールドSiO2２２を成
長させた後、該SiO2１９およびSi3N4２０を除去
し、再び1000℃乾燥酸素中で酸化して、厚さ
50nmのゲートSiO2１２を成長させ、50KeV、１
×1011cm-2のB+を打込んでチヤネルドープした
後、CVD法によりpolySiを厚さ350nm推積し、
熱拡散法によりリンをドープした後、所定の形状
にホトリソグラフと反応性スパツタエツチにより
加工して、フローテイング・ゲート１３を形成し
た状態を示す。 第６図ｃはフローテイング・ゲート１３の端部
に、太さ0.1μmφの収束イオン線を用いてB+を打
込み、表面濃度1017cm-3の高濃度層２３を形成し
た状態を示す。 第６図ｄは、該構造を再び900℃ウエツト雰囲
気中で酸化し、厚さ80nmの層間酸化膜１４を成
長させ、さらにCVD法により厚さ350nmの
polySiを成長させ、熱拡散法によりリンをドープ
した後、フローテイング・ゲート１３と同様に加
工して、コントロール・ゲート１５を形成し、さ
らにAs+を100KeV，１×1016cm-2という条件で
イオン打込みし、1000℃で20分間アニールして、
接合深さ0.3μm、層抵抗25Ω／Ｄのソース１６，
ドレーン１７を形成した状態を示す。 第６図ｅは、CVD法によりリンガラス（以下
PSGと略）２４を形成し、アニール後、コンタ
クト・ホールを形成し、さらにアルミニウム配線
（以下Al配線と略）２５を形成後、400℃30分間
の水素アニールにより、界面準位を消滅させた状
態を示す。 、このような構造の不揮発性メモリを形成する事
により、適切なVTH、高いキヤリア移動度、高い
キヤリア注入効率を有する良好な性能を実現でき
た。 実施例 ３ 本実施例では、該高濃度層の形成後に、フロー
テイング・ゲートを形成する方法について示す。 第７図ａは、ｐ型（100）面、10Ω・cmのSi基
板１１と、ゲートSiO2１２、フイールドSiO2２
２、チヤネルストツパ層２１を有する構造に
0.3μmφのB+収束イオン線により、表面濃度1017
cm-3の高濃度層２３を形成した状態を示す。 第７図ｂは、フローテイングゲート１３、層間
SiO2１４、コントロールゲート１５を形成した
状態を示す。本実施例に示した構造をとる事によ
り、実施例１に示した構造と比較し、コントロー
ル・ゲートの付加容量を減らせるため有利であ
る。 実施例 ４ 本実施例では、フローテイング・ゲートおよび
コントロール・ゲート形成後に、B+高濃度層を
形成する方法について述べる。 第８図は、Si基板１１、ゲートSiO2１２、フ
ローテイングゲート１３、層間SiO2１４、コン
トロールゲート１５を有する構造において、
0.1μmφのB+イオン線を、200KeVに加速して、
４×1012cm-2打込み、高濃度層２３を形成した状
態を示す。 このような構造とする事により、実施例３に比
較すると、ゲートに対して該イオン線を位置合わ
せして打込む事が可能なため、該高濃度層２３の
形成位置を高精度化できる点が有利である。ま
た、イオン打込み後の熱工程が少ないため、該高
濃度層２３の拡散を抑えられ、デバイス構造上有
利となる。 たとえばフローテイング・ゲートとなるべき
pelySi層形成後、該pelySi層上部からB+イオン
打込みし、高濃度層を形成し、その後、さらにコ
ントロール・ゲートを形成するという変形も可能
である。 第８図において、ゲート１３および１５の下部
に比較して、ゲート１３，１５に覆われていない
部分の高濃度層２３の接合深さが深くなるのは、
イオン打込み時に、ゲート１３および１５が、収
束イオンを一部マスクするためである。このため
に、キヤリアの注入効率を保つたまま、ドレーン
耐圧を向上する事が可能となる。 実施例 ５ 本実施例では、フローテイング・ゲートの側壁
に対し収束イオン線を用いて高濃度層を形成し、
さらに、これを熱処理して横方向に拡散させる方
法について述べる。 第９図は、Si基板１１，ゲートSiO2１２，フ
ローテイングゲート１３，層間SiO2１４，コン
トロール・ゲート１５を有する構造において、コ
ントロール・ゲート１５の端部に、0.2μmφのB+
収束イオン線を用いて、高濃度層２３を形成し、
1000℃で30分間アニールして拡散させた後、ソー
ス１６，ドレーン１７を形成した状態を示す。本
実施例によれば、収束イオン線の合せ精度が多少
低くても、高性能デバイスを実現できるという特
徴がある。 実施例 ６ 本実施例では、高濃度層の不純物濃度範囲につ
いて示す。第１０図に示した実線ａは、高濃度の
不純物濃度と、接合耐圧の関係を示したもので、
1016cm-3では約60Vであるものが、1017cm-3では
約15V・1018cm-3では約5Vと低下する。一方書き
込み電圧は、実用的なキヤリア注入効率を10-6と
すると第１０図に破線ｂで示したように、約２×
1017で接合耐圧を上回る。従つて該高濃度層２３
の不純物濃度は２×1017cm-3以下である。また、
実用的な書き込み電圧は約30V以下であるから、
最小の不純物濃度は、５×1015cm-3であつた。 〔発明の効果〕 以上の実施例に示した如く、本発明によれば
VTHの精密設定、高いキヤリア移動度といつた特
性を保ちつつ、高いキヤリア注入効率が実現でき
るため、良好な特性の電気的にプログラム可能な
不揮発性読み出し専用メモリ（EPROM）などを
実現できる。
法に関し、さらに詳述すれば、電気的にプログラ
ム可能な読み出し専用メモリ（EPROM）のチヤ
ネル領域内に、高濃度領域を収束イオン線技術を
用いて形成し、キヤリアの注入効率を向上させ
EPROMの高性能化をはかる方法に関するもので
ある。 〔発明の背景〕 従来技術によつて製造したEPROMの例を第１
図に示す。ｐ型（100）面10Ω・cmのシリコン基
板Si１上に熱酸化法で形成した厚さ50nmのシリ
コン酸化膜２、厚さ350nmの多結晶シリコン
（pelySi）フローテイング・ゲート３、該フロー
テイングゲート３上に形成した厚さ80nmの酸化
膜４、該酸化膜４上に形成した厚さ350nmの
pelySiから成るコントロールゲート５、ヒ素イオ
ンAs+を60KeVで１×1016cm-2打込み、1000℃で
20分間アニールして形成した接合深さ0.4μm、、
層抵抗20Ω／０のn+拡散層から成るソース６およ
びドレーン７、ボロンイオンB+を50KeVで５×
1011cm-2打込んで形成したチヤネルドープ領域８
から成るEPROMメモリセルにおいて、ソース６
からドレーン７に向つて高電界を印加しつつコン
トロールゲート５に高電圧を印加する事により、
該チヤネル領域８に生じたいわゆるホツトキヤリ
アが、コントロールゲート５の電界に引かれて、
フローテイングゲート３に注入され、しきい電圧
のシフトが起きる。その結果、EPROMとして機
能する事になる。 フローテイングゲート３へのキヤリアの注入効
率は、チヤネル領域８の不純物濃度により大きく
変化する。第２図は、チヤネル領域８の不純物濃
度と、フローテイングゲート３へのキヤリアに注
入効率の関係をゲート電圧VGおよびドレーン電
圧VDの関数として示したもので、いかなる電圧
条件においてもチヤネル領域８の不純物濃度を高
くする程、キヤリアの注入効率を高くできる事が
示されている。（萩原ら、ジヤパニーズ、ジヤー
ナル オブ アプライド、フイジツクス16巻サプ
ルメント16−１，211頁（1977年）；T.
Hagiwara，Japan.J.Appl.Phys.Suppl16−１，
211（1977））しかしながら、チヤネル領域８の不
純物濃度が高くなると、(1)チヤネル領域８のキヤ
リア移動度が小さくなる、(2)しきい電圧VTHが高
くなる、(3)ドレーン容量が増大する、などの弊害
があるため、必ずしも良い対策とはならない。第
３図は、表面の不純物濃度と電界効果移動度の関
係を示したもので、不純物濃度が増大し、1016cm
−３を超えると、電界効果移動度が急激に小さくな
り、1017cm-3では、約1/3程度まで減少してしま
う。このために、トランジスタのゲイン定数が低
下し、スイツチング速度が３倍程度長くなる。ま
たしきい電圧VTHは、表面不純物濃度により大幅
に変化するが、この関係を第４図に示す。表面不
純物濃度が1015cm-3の場合に比較し、４×1016cm-
３とすると、2.5V以上に高くなり、正常な動作特
性は全く期待できなくなる。したがつて従来構造
のデバイスは、たとえばキヤリアの注入効率を実
用的なレベルである10-6とすると、しきい電圧が
約1Vとなる表面不純物濃度が２×1016cm-3である
事から、電圧条件としてVG＝37V，Vo＝25Vと
いう極めて高い電源電圧を使用する事になり、電
源の設計、デバイスの設計等、全く不利となる。 〔発明の概要〕 本発明はこのような従来技術の問題点を解決す
るために為されたもので、集束イオン線技術（た
とえば、R.L.Seliger他，J.Vac.Sci Technol.16
（６）1610（1979））用いる事により、部分的に高
濃度層を形成し、注入効率の高い高性能なデバイ
スを実現するものである。 以下本発明を実施例に基づき、具体的に説明す
る。 〔発明の実施例〕 実施例 １ 本実施例では、本発明の概略を示し、デバイス
の高性能化が可能な理由について述べる。 第５図は本発明によるデバイスの断面構造の例
を示したもので、ｐ型（100）面10Ω・cmのシリ
コン基板１１と、厚さ20nmのSiO2１２、厚さ
350nmのpelySiフローテイングゲート１３、厚さ
80nmのSIO2１４、厚さ350nmのpelySiコントロ
ールゲート１５、n+ソース１６、ドレーン１７
を持つ構造において、収束イオン線によりボロン
イオンB+を打込み、表面濃度1017cm-3のｐ型層１
８を形成した状態を示す。 このようなデバイス構造とする事により、従来
構造で問題であつた(1)キヤリア移動度の低下、(2)
VTHの上昇、(3)ドレーン容量の増大という好まし
くない影響を全く取り除く事ができる。この理由
は、VTHおよびキヤリア移動度を決めるトランジ
スタのチヤネル領域の不純物濃度を１×1016cm-3
以下とする事ができ、適切なVTHと高いキヤリア
移動度を実現可能な一方で、高濃度領域１８の存
在のためにキヤリアの注入効率は、第２図に示し
た関係から明らかなように、従来の半分程度の印
加電圧でも、10-5−10-6程度と、十分に高くでき
るためである。したがつて所望のVTHと，高いキ
ヤリア移動度と小さいドレーン容量を持ち、かつ
高いキヤリア注入効率を持つたデバイスを実現す
る事が可能になる。 該高濃度領域１８に大きさは、収束イオン線を
用いるため、0.1μmφ以下にする事も可能であり、
従来の技術で可能な面積に比較して大幅に縮小で
きる。たとえば通常のホトリソグラフイ法を用い
ると、高濃度領域１８の面積は最小加工寸法であ
る1μm□程度となり、そのため、全体の素子寸法
は巨大なものになる。微小デバイスが要求される
大規模集積回路（以下VLSIと略記）では、収束
イオン線の直径をたとえば0.3μm以下とすること
により、従来では不可能であつた構造と特性を持
つものを形成することができる。 実施例 ２ 第６図ａはｐ型（100）面、10Ω・cmのシリコ
ン基板（以下Si基板）１１を1000℃ドライ酸素中
で23分間熱酸化し、厚さ20nmの酸化膜１９（以
下SiO2と略記）を成長させ、さらに科学蒸着法
（Chemical Vapor Deposition：以下CVD法と略
記）により厚さ50nmの窒化シリコン膜（以下Si3
N4と略記）を推積し、通常のホトリソグラフイ
および反応性スパツタエツチによりSi3N4のパタ
ーン２０を形成し、さらにB+を５×1012cm-2打込
んで、チヤネルストツパ層２１を形成した状態で
ある。 第６図ｂは、該基板を1000℃のウエツト雰囲気
で酸化し、厚さ0.8μmのフイールドSiO2２２を成
長させた後、該SiO2１９およびSi3N4２０を除去
し、再び1000℃乾燥酸素中で酸化して、厚さ
50nmのゲートSiO2１２を成長させ、50KeV、１
×1011cm-2のB+を打込んでチヤネルドープした
後、CVD法によりpolySiを厚さ350nm推積し、
熱拡散法によりリンをドープした後、所定の形状
にホトリソグラフと反応性スパツタエツチにより
加工して、フローテイング・ゲート１３を形成し
た状態を示す。 第６図ｃはフローテイング・ゲート１３の端部
に、太さ0.1μmφの収束イオン線を用いてB+を打
込み、表面濃度1017cm-3の高濃度層２３を形成し
た状態を示す。 第６図ｄは、該構造を再び900℃ウエツト雰囲
気中で酸化し、厚さ80nmの層間酸化膜１４を成
長させ、さらにCVD法により厚さ350nmの
polySiを成長させ、熱拡散法によりリンをドープ
した後、フローテイング・ゲート１３と同様に加
工して、コントロール・ゲート１５を形成し、さ
らにAs+を100KeV，１×1016cm-2という条件で
イオン打込みし、1000℃で20分間アニールして、
接合深さ0.3μm、層抵抗25Ω／Ｄのソース１６，
ドレーン１７を形成した状態を示す。 第６図ｅは、CVD法によりリンガラス（以下
PSGと略）２４を形成し、アニール後、コンタ
クト・ホールを形成し、さらにアルミニウム配線
（以下Al配線と略）２５を形成後、400℃30分間
の水素アニールにより、界面準位を消滅させた状
態を示す。 、このような構造の不揮発性メモリを形成する事
により、適切なVTH、高いキヤリア移動度、高い
キヤリア注入効率を有する良好な性能を実現でき
た。 実施例 ３ 本実施例では、該高濃度層の形成後に、フロー
テイング・ゲートを形成する方法について示す。 第７図ａは、ｐ型（100）面、10Ω・cmのSi基
板１１と、ゲートSiO2１２、フイールドSiO2２
２、チヤネルストツパ層２１を有する構造に
0.3μmφのB+収束イオン線により、表面濃度1017
cm-3の高濃度層２３を形成した状態を示す。 第７図ｂは、フローテイングゲート１３、層間
SiO2１４、コントロールゲート１５を形成した
状態を示す。本実施例に示した構造をとる事によ
り、実施例１に示した構造と比較し、コントロー
ル・ゲートの付加容量を減らせるため有利であ
る。 実施例 ４ 本実施例では、フローテイング・ゲートおよび
コントロール・ゲート形成後に、B+高濃度層を
形成する方法について述べる。 第８図は、Si基板１１、ゲートSiO2１２、フ
ローテイングゲート１３、層間SiO2１４、コン
トロールゲート１５を有する構造において、
0.1μmφのB+イオン線を、200KeVに加速して、
４×1012cm-2打込み、高濃度層２３を形成した状
態を示す。 このような構造とする事により、実施例３に比
較すると、ゲートに対して該イオン線を位置合わ
せして打込む事が可能なため、該高濃度層２３の
形成位置を高精度化できる点が有利である。ま
た、イオン打込み後の熱工程が少ないため、該高
濃度層２３の拡散を抑えられ、デバイス構造上有
利となる。 たとえばフローテイング・ゲートとなるべき
pelySi層形成後、該pelySi層上部からB+イオン
打込みし、高濃度層を形成し、その後、さらにコ
ントロール・ゲートを形成するという変形も可能
である。 第８図において、ゲート１３および１５の下部
に比較して、ゲート１３，１５に覆われていない
部分の高濃度層２３の接合深さが深くなるのは、
イオン打込み時に、ゲート１３および１５が、収
束イオンを一部マスクするためである。このため
に、キヤリアの注入効率を保つたまま、ドレーン
耐圧を向上する事が可能となる。 実施例 ５ 本実施例では、フローテイング・ゲートの側壁
に対し収束イオン線を用いて高濃度層を形成し、
さらに、これを熱処理して横方向に拡散させる方
法について述べる。 第９図は、Si基板１１，ゲートSiO2１２，フ
ローテイングゲート１３，層間SiO2１４，コン
トロール・ゲート１５を有する構造において、コ
ントロール・ゲート１５の端部に、0.2μmφのB+
収束イオン線を用いて、高濃度層２３を形成し、
1000℃で30分間アニールして拡散させた後、ソー
ス１６，ドレーン１７を形成した状態を示す。本
実施例によれば、収束イオン線の合せ精度が多少
低くても、高性能デバイスを実現できるという特
徴がある。 実施例 ６ 本実施例では、高濃度層の不純物濃度範囲につ
いて示す。第１０図に示した実線ａは、高濃度の
不純物濃度と、接合耐圧の関係を示したもので、
1016cm-3では約60Vであるものが、1017cm-3では
約15V・1018cm-3では約5Vと低下する。一方書き
込み電圧は、実用的なキヤリア注入効率を10-6と
すると第１０図に破線ｂで示したように、約２×
1017で接合耐圧を上回る。従つて該高濃度層２３
の不純物濃度は２×1017cm-3以下である。また、
実用的な書き込み電圧は約30V以下であるから、
最小の不純物濃度は、５×1015cm-3であつた。 〔発明の効果〕 以上の実施例に示した如く、本発明によれば
VTHの精密設定、高いキヤリア移動度といつた特
性を保ちつつ、高いキヤリア注入効率が実現でき
るため、良好な特性の電気的にプログラム可能な
不揮発性読み出し専用メモリ（EPROM）などを
実現できる。
第１図〜第４図は従来技術の説明図、第５図〜
第１０図は本発明の実施例を示す図である。 １，１１……シリコン基板、２，４，１２，１
４，１９，２２……シリコン酸化膜、３，５，１
３，１５……ゲート導電体、６，７，１６，１７
……n+拡散層、８……チヤネルドープ層、１８，
２３……収束イオン源による高濃度層、２０……
シリコン窒化膜、２４……リンガラス、２５……
アルミニウム配線、２１……チヤネルストツパ。
第１０図は本発明の実施例を示す図である。 １，１１……シリコン基板、２，４，１２，１
４，１９，２２……シリコン酸化膜、３，５，１
３，１５……ゲート導電体、６，７，１６，１７
……n+拡散層、８……チヤネルドープ層、１８，
２３……収束イオン源による高濃度層、２０……
シリコン窒化膜、２４……リンガラス、２５……
アルミニウム配線、２１……チヤネルストツパ。
Claims (1)
- １ 第１導電形を有する半導体基板の表面上に、
第１の絶縁膜を形成する工程と、上記第１の絶縁
膜上に、所定の形状を有するフローテイングゲー
ト電極、第２の絶縁膜およびコントロールゲート
電極を順次積層して形成する工程と、上記半導体
基板の表面領域の上記フローテイングゲート電極
を介して対向する位置に、上記第１導電形とは逆
の第２導電形を有する不純物をドープしてソース
領域およびドレイン領域を形成する工程を少なく
とも含む不揮発性メモリの構造方法において、収
束イオン線を用いて上記フローテイングゲート下
方のチヤネル領域にイオン打込みを行ない、上記
チヤネル領域よりも面積が小さく、不純物濃度が
高い上記第１導電形を有する領域を形成する工程
を、さらに有していることを特徴とする不揮発性
メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160360A JPS6053083A (ja) | 1983-09-02 | 1983-09-02 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160360A JPS6053083A (ja) | 1983-09-02 | 1983-09-02 | 不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6053083A JPS6053083A (ja) | 1985-03-26 |
| JPH0478025B2 true JPH0478025B2 (ja) | 1992-12-10 |
Family
ID=15713287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160360A Granted JPS6053083A (ja) | 1983-09-02 | 1983-09-02 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053083A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5464785A (en) * | 1994-11-30 | 1995-11-07 | United Microelectronics Corporation | Method of making a flash EPROM device having a drain edge P+ implant |
| KR960026960A (ko) * | 1994-12-16 | 1996-07-22 | 리 패치 | 비대칭 저전력 모스(mos) 소자 |
| US6214666B1 (en) * | 1998-12-18 | 2001-04-10 | Vantis Corporation | Method of forming a non-volatile memory device |
| US6232631B1 (en) | 1998-12-21 | 2001-05-15 | Vantis Corporation | Floating gate memory cell structure with programming mechanism outside the read path |
| US6282123B1 (en) | 1998-12-21 | 2001-08-28 | Lattice Semiconductor Corporation | Method of fabricating, programming, and erasing a dual pocket two sided program/erase non-volatile memory cell |
| US6294809B1 (en) | 1998-12-28 | 2001-09-25 | Vantis Corporation | Avalanche programmed floating gate memory cell structure with program element in polysilicon |
| US6215700B1 (en) | 1999-01-07 | 2001-04-10 | Vantis Corporation | PMOS avalanche programmed floating gate memory cell structure |
| US6326663B1 (en) | 1999-03-26 | 2001-12-04 | Vantis Corporation | Avalanche injection EEPROM memory cell with P-type control gate |
| US6424000B1 (en) | 1999-05-11 | 2002-07-23 | Vantis Corporation | Floating gate memory apparatus and method for selected programming thereof |
-
1983
- 1983-09-02 JP JP58160360A patent/JPS6053083A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6053083A (ja) | 1985-03-26 |
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