JPH0478070B2

JPH0478070B2 -

Info

Publication number: JPH0478070B2
Application number: JP58233481A
Authority: JP
Inventors: Keiichi Kawamura
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1983-12-13
Filing date: 1983-12-13
Publication date: 1992-12-10
Also published as: JPS60126980A

Description

【発明の詳細な説明】＜技術分野＞本発明はフイールド信号を飛越走査方式のフレ
ーム信号に変換する際に生じるフリツカを防止す
る回路におけるフイードバツク・クランプ回路に
関し、応答性が早く且つ垂直同期区間でのサクを
防止できるようにしたものである。

＜背景技術＞テレビジヨンの走査にあたつては、目に対する
ちらつきを少なくするため、水平走査線を何本お
きかに飛び越して走査する所謂飛越走査が行われ
ている。一般には、１本おきに飛び越す〔２：
１〕飛越走査が広く採用されている。〔２：１〕
飛越走査方式では、１回の垂直走査でできる粗い
画面（フイールド）が２枚重なつて１枚の画面
（フレーム）が作られる。フイールド繰返し数は
例えばNTSC方式では毎秒60回であり、フレーム
繰返数は毎秒30回であり、１フレームは一般に
525本の水平走査線で表わされる。また、奇数フ
イールドと偶数フイールドとでは、水平走査の開
始点が水平走査期間(H)の1/2だけ、即ち0.5Hずら
される。第１図にフレームを表わす複合映像信号
（フレーム信号）の代表例を示す。同図において、
１と２はそれぞれフイールドを表わす複合映像信
号（フイールド信号）であり、１は奇数フイール
ドのもの、２は偶数フイールドのものである。３
は垂直帰線消去期間、４はフロント等化パルス、
５は垂直同期信号、６は切込パルス、７はパツク
等化パルス、８は水平同期信号、９は映像信号で
ある。第１図中のＡ部を拡大して第２図に示す。
１０は水平帰線消去期間、１１はフロントポー
チ、１２はパツクポーチ、１３はペデスタルレベ
ル、１４はシンクチツプレベルである。

ところで、映像信号を磁気テープや磁気デイス
クあるいは他の各種記録媒体に記録する場合、１
トラツクにつき１フイールドの信号を割当てた
り、１トラツクにつき１フレームの信号を割当て
るのが一般的である。また１フイールド／１トラ
ツク記録においても、奇数フイールドと偶数フイ
ールドとを次々に記録する所謂１フレーム／２ト
ラツク記録と、偶奇いずれか一方のフイールドだ
けを記録するフイールド記録とがある。

フイールド記録の場合の再生では、映像信号の
強い垂直相関を利用し、同一トラツクを２回走査
することにより１種類のフイールド信号からフレ
ーム信号を作る所謂フイールド／フレーム変換方
式が多用されている。これは主として記録密度の
向上を目的とするものであり、ムービーにあつて
は長時間記録を可能とし、スチルにあつては駒数
増大を可能とする。しかし、フイールド信号から
フレーム信号に変換する場合、単に同一のフイー
ルド信号を２回繰返して再生しても飛越走査を実
現することができない。その理由は、飛越走査の
ためには第１図より判るように、垂直同期信号５
と各ラインの水平同期信号８及び映像信号９との
時間関係が奇数フイールド１と偶数フイールド２
とでは0.5Hずれる必要があるのに対し、同一の
フイールド信号を単に繰返しただけでは0.5Hの
時間ずれが生じないからである。

そこで、繰返して再生された同一のフイールド
信号を第３図に示す如く、0.5Hのデイレーライ
ン１５に通し、アナログスイツチ１６でスルーの
フイールド信号１７と0.5Hデイレーのフイール
ド信号１８とを１垂直走査期間（1V）毎に交互
に選択することにより、フイールド信号をフレー
ム信号に変換することが行われている。なお、こ
のままでは垂直同期信号どうしの間隔が1Vから
0.5Hずれてしまうので、例えばアナログスイツ
チ１６の接点ｃ，ｄの選択を第４図に示すように
行うことが考えられている。つまり、スルーのフ
イールド信号１７を選択する期間のうち、フロン
ト等化パルス区間からバツク等化パルス区間まで
の部分１９だけは0.5Hデイレーのフイールド信
号１８が選択される。いずれにしろ、フイールド
信号をフレーム信号に変換するには第３図に示す
如く、スルーの信号と0.5Hデイレー信号とを選
択する回路が使用される。

しかし、デイレーライン１５は伝送時間の遅れ
のみならず信号を少なからず減衰させるため及び
アナログスイツチ１６のオフセツト電圧が接点
ｃ，ｄで異なるため、変換されたフレーム信号で
は偶数フイールドと奇数フイールド間で信号レベ
ル及びペデスタルレベルに差が生じ、画面上にフ
リツカが生じる。フリツカを防止するため従来で
は第５図に示す回路が採用されていた。第５図に
おいて、２０は増幅器、２１と２２はクランプ回
路、VR₁は利得調整用ポテンシヨメータ、VR₂は
クランプレベル調整用ポテンシヨメータである。
このフリツカ防止回路では、変換されたフレーム
信号において、フイールド毎に信号レベル等がし
くなるようにVR₁で増幅器２０の利得を調整し、
またフイールド毎にペデスタルレベルが等しくな
るようにVR₂でクランプレベルを調整する。とこ
ろが、上述した調整は手動操作で行われるため、
フリツカ防止には−40dB以上と言われるシビア
な調整を行うには不向きであり、量産性に欠け
る。また、0.5Hデイレーライン１５、アナログ
スイツチ１６、増幅器２０及びクランプ回路２
１，２２には温度特性があると共に経年変化もあ
るため、たとえ一旦はYR₁やVR₂の調整でフリツ
カを抑えたとしても、温度特性や経年変化により
生じるフリツカは抑えることができなかつた。

そこで、出願人は既に、フイールド信号／フレ
ーム信号の変換回路において生じるフリツカを温
度特性や経年変化に左右されず、自動的に防止す
ることができる回路を開発した。この自動フリツ
カ防止回路は既に特願昭58−189202号として出願
済みであるが、その概要を第６図及び第７図によ
り説明する。第６図は回路図であり、また第７図
は第６図各部の動作説明図である。第６図におい
ては、１５は0.5Hデイレーライン、１６はフイ
ールド選択用のアナログスイツチ、２３はAGC
ループ、３０はフイールドバツククランプループ
である。AGCループ２３はシンクチツプレベル
（第２図の符号１４）が一定となるように動作す
るものであり、自動利得制御器２４、フイールド
選択用スイツチ１６、２つの入力選択用スイツチ
２５，２６、２つのピーク検出器２７，２８及び
差動増幅器２９で構成される。ここで、スイツチ
１６は第７図ａに示すフレーム信号を出力し、第
６図中の入力選択用スイツチ２５，２６は第７図
ｂのスイツチ制御パルス３５及びインバータ３６
によりそれぞれ第７図ｃ、同図ｄのようにオン／
オフする。これにより各ピーク検出器２７，２８
にはそれぞれ第７図ｅ、同図ｆのように1Vおき
にフレーム信号が入力される。つまり、一方のピ
ーク検出器２７で検出した例えば偶数フイールド
のピーク値と、他方のピーク検出器２８で検出し
た例えば奇数フイールドのピーク値とを差動増幅
器２９へ入力し、差信号２９ａで自動利得制御器
２４を制御することにより、ピーク値を偶奇両フ
イールド間で一致させている。ピーク値が一定で
あればシングルレベル、信号レベルが一定にな
る。時定数について言えば、前のフイールドの信
号レベルに後のフイールドの信号レベルを一致さ
せるように、少なくともフイールド単位で応答す
るような時定数が選ばれている。

一方、フイードバツククランプループはペデス
タルレベル（第２図の符号１３）が一定になるよ
うに動作するものであり、フイールド選択用スイ
ツチ１６、サンプリング用スイツチ３１、積分回
路３２及び２つのクランプ回路３３，３４で構成
されている。第７図ｇにスイツチ３１のサンプリ
ングタイミングを示す。つまり、各水平操作期間
のペデスタルレベルをサンプリングし、サンプル
値を積分回路３２でホールドすると共に基準値
Vref1と比較し、出力がペデスタルレベルを与え
るようになつているクランプ回路３３，３４を、
積分回路３２からの差信号３２ａで制御すること
により、ペデスタルレベルを各水平走査期間で一
致させている。このフイードバツククランプルー
プの時定数は大きくても数Ｈ以下としてあり、フ
イールドが切替つたら1H〜2Hの間でクランプが
安定するようになつている。これにより、２つの
クランプ回路３３，３４の特性たとえバラツキが
あつても、フリツカが早期になくなる。なお、第
６図中のコンデンサ３７，３８はDCカツト用で
ある。

以上説明したように、出願人が既に開発したフ
リツカ防止回路によれば、偶数フイールドと奇数
フイールドとピーク値（シンクチツプレベル）の
差を検出し差信号で自動利得制御器を制御するこ
とにより信号レベルをフイールド間で一定にし、
且つ各水平走査期間毎にペデスタルレベルをサン
プリングして基準値との差を求め差信号でクラン
プレベルを制御することによりペデスタルレベル
を一定にしているので、フイールド信号をフレー
ム信号に変換する回路に温度特性や経年変化があ
つてもこれらに殆ど影響されることなく、フリツ
カを抑えることができる。また、信号レベルやペ
デスタルレベルが自動的に調整されるので、量産
性に富む。

斯かる利点の多いフリツカ防止回路であつて
も、フイードバツククランプループに改善の余地
があつた。即ち、第６図に示した例においては、
サンプリング用スイツチ３１を同期信号発生器
（SSG）からのHDパルスに同期してサンプリン
グパルスを作り、このパルスでオン／オフさせる
ようにすると、垂直同期期間ではペデスタルレベ
ルをサンプリングすることができなくなる。そこ
で、垂直同期期間ではサンプリングを行わず、代
りに積分回路３２の電圧ホールド時間を4H期間
程度と長くさせて対処しなければならない。その
ため、垂直同期期間にサグが生じる問題と、フイ
ードバツククランプの応答性が遅くなるという問
題が残ることになる。また、同期信号発生器やサ
ンプリングキヤンセルのための回路を余分に必要
とする問題もある。

＜発明の目的＞本発明は上述した問題点に鑑み、応答性が早く
且つ垂直同期期間でのサグを生じさせることがな
いフイードバツク・クランプ回路を提供すること
を目的とする。

＜発明の構成＞この目的を達成する本発明のフイードバツク・
クランプ回路の構成は、同じフイールド信号を繰
返し、1/2水平走査期間遅らせたフイールド信号
と、そうでないスルーのフイールド信号とをスイ
ツチの切換えにより１垂直走査期間毎に交互に選
択することによりフレーム信号に変換する回路に
おいて、上記スイツチから出力されるフレーム信
号から同期信号を分離する同期信号分離回路と、
分離された同期信号を入力し、シンクチツプレベ
ルからペデスタルレベルへの変化点に同期し且つ
切込パルスの幅と同じかそれ以下の幅のサンプリ
ングパルスを発生するサンプリングパルス発生回
路と、このサンプリングパルスにより、上記スイ
ツチから出力されるフレーム信号をサンプリング
するサンプルホールド回路と、このサンプルホー
ルド回路の出力信号を基準値と比較して差に比例
する電位の信号を出力するクランプ電位発生回路
と、スルーと遅延の各ラインに接続され、クラン
プ電位発生回路の出力信号によつてスルーと遅延
の各フイールド信号のペデスタルレベルを一定に
制御する２つのクランプ回路とを有することを特
徴とする。

＜発明の効果＞本発明ではペデスタルレベルをサンプリングす
るためのパルスをフレーム信号から分離した同期
信号に基づいて作つている。同期信号の立ち上り
エンジン即ちシンクチツプレベルからペデスタル
レベルへの変化点に同期してサンプリングパルス
を作ることにより、垂直同期期間であつてもペデ
スタルレベルをサンプリングすることができる。
従つて、このサンプリング値に基づいてフイード
バツククランプをかけることにより、垂直同期期
間でのサグがなくなる。またサンプリングの電圧
ホールド時間は1H期間程度と短くて良いから、
電源のオン／オフやフイールド選択用スイツチの
オン／オフがあつても応答性良くクランプ動作が
行われる。更に、水平同期パルス（HDパルス）
を作るための同期信号発生器（SSG）といつた特
別の機器を必要としない。

＜実施例＞以下、図面により本発明の実施例を説明する。
第８図に本発明の一実施例を示し、第９図にその
各部の動作波形図を示す。

第８図において、１５は0.5Hデイレーライン、
１６はフイールド切換用スイツチ、１７はスルー
のフイールド信号、１８は遅延されたフイールド
信号、２４は自動利得制御器、３３と３４はクラ
ンプ回路、３７と３８はDCカツト用コンデンサ、
３９〜４３はインピーダンス変換用のエミツタホ
ロワ回路、４４はAGCループ、４５はフイード
バツククランプループである。

本実施例のフイードバツククランプループ４５
は、スイツチ１６からのフレーム信号４６から同
期信号を分離する同期信号分離回路５０、分離さ
れた同期信号５０ａからサンプリングパルス５２
ａを作るサンプリングパルス発生回路５２、この
サンプリングパルス５２ａに基づいてフレーム信
号４６のペデスタルレベルをサンプリングするサ
ンプリングホールド回路５３、サンプルホールド
出力５３ａを基準値Vref1と比較して差に比例す
る電圧の信号５４ａを出力するクランプ電圧発生
回路５４、及びスルー及び遅延の各ラインに接続
された２つのクランプ回路３３，３４からなる。
第９図ａに分離された同期信号５０ａを示す。ま
た、第９図ｂにサンプリングパルス５２ａを示
す。このサンプリングパルス５２ａは同期信号５
０ａの立ち上りエツジ即ちシンクチツプレベルか
らペデスタルレベルへの変化点に同期しており、
そのパルス幅は垂直同期期間５の切込パルス６
（第１図参照）の幅と同じかそれよりも狭い。こ
れにより、サンプルホールド回路５３はフレーム
信号４６の垂直帰線消去期間３（第１図参照）を
含む全ての期間において、ペデスタルレベルを検
出することになる。クランプ電位発生回路５４は
サンプリングされたペデスタルレベルを基準値
Vref1と比較して差信号５４ａを各クランプ回路
３３，３４に与え、スルーと遅延の両フイールド
信号１７，１８のペデスタルレベルが一定値とな
るように動作する。従つて、本実施例のフイード
バツククランプループ４５では、垂直帰線消去期
間を含めて全ての期間のペデスタルレベルをクラ
ンプすることができる。また、サンプリングの間
隔が1H以下なので、サンプルホールド回路５３
の電圧ホールド時間は1H期間程度で良いことに
なり、フイードバツククランプループ４５の応答
性が早くなる。

ここでAGCループ４４を説明する。この例の
AGCループはスイツチ１６からのフレーム信号
４６を増幅する自動利得制御器２４、増幅された
フレーム信号４７のピーク即ちシンクチツプレベ
ルをサンプリングするサンプルホールド回路４
８、サンプルホールド出力４８ａを基準値Vref2
と比較して差に比例する電圧の信号４９ａを出力
する利得制御電圧発生回路４９、フレーム信号４
６から同期信号を分離する前述の同期信号分離回
路５０、分離された同期信号５０ａからサンプリ
ングパルス５１ａを作るサンプリングパルス発生
回路５１からなる。第９図ｃにサンプリングパル
ス５１ａを示す。サンプリングパルス５１ａは同
期信号５０ａの立下りエツジ即ちペデスタルレベ
ルからシンクチツプレベルへの変化点に同期して
おり、そのパルス幅は等化期間４，７（第１図参
照）のシンクレベルへの切込み即ち等化パルスの
幅と同じかそれよりも狭い。これにより、サンプ
ルホールド回路４８は増幅されたフレーム信号４
７の垂直帰線消去期間３（第１図参照）を含む全
ての期間においてシンクチツプレベルを検出する
こととなり、ピーク検出回路として動作する。利
得制御電圧発生回路４９はサンプルホールド回路
４８の出力信号４８ａを基準値Vref2と比較して
差信号４９ａを自動利得制御器２４に与え、フレ
ーム信号４７のシンクチツプレベルが一定値とな
るように動作する。従つて、サンプルホールド回
路４８の電圧ホールド時間は1H期間程度で良い
ことになり、AGCループ４４の応答性が極めて
早くなる。よつて、電源のオン／オフやスイツチ
１６のオン／オフ時に直ちにAGC動作が行われ
る。なお、第６図のAGCループ２３ではピーク
検出器が２つあるので相互間の温度特性に差があ
るとフリツカの原因となるが、第８図の場合は１
つの回路だけなので温度特性によつてもフリツカ
が出ない。

【図面の簡単な説明】

第１図はフレーム信号の説明図、第２図は第１
図中Ａ部分の拡大説明図、第３図はフイールド信
号／フレーム信号変換の原理的回路図、第４図は
スイツチ動作の説明図、第５図は従来のフリツカ
防止回路を示す回路図、第６図は既出願の一実施
例を示す回路図、第７図は第６図中各部の動作説
明図である。第８図は本発明の一実施例を示す回
路図、第９図は第８図中各部の動作説明図であ
る。図面中、１５は0.5Hデイレーライン、１６は
フイールド切換用スイツチ、１７はスルーのフイ
ールド信号、１８は遅延されたフイールド信号、
２４は自動利得制御器、３０，４５はフイードバ
ツククランプループ、４４はAGCループ、４６
はフレーム信号、４７は増幅されたフレーム信
号、４８はサンプルホールド回路、４９は利得制
御電圧発生回路、５０は同期分離回路、５１はサ
ンプリングパルス発生回路、５２はサンプリング
パルス発生回路、５３はサンプルホールド回路、
５４はクランプ電圧発生回路である。

Claims

【特許請求の範囲】

１同じフイールド信号を繰返し、1/2水平走査
期間遅らせたフイールド信号と、そうでないスル
ーのフイールド信号とをスイツチの切換えにより
１垂直走査期間毎に交互に選択することによりフ
レーム信号に変換する回路において、上記スイツ
チから出力されるフレーム信号から同期信号を分
離する同期信号分離回路と、分離された同期信号
を入力し、シンクチツプレベルからペデスタルレ
ベルへの変化点に同期し且つ切込パルスの幅と同
じかそれ以下の幅のサンプリングパルスを発生す
るサンプリングパルス発生回路と、このサンプリ
ングパルスにより、上記スイツチから出力される
フレーム信号をサンプリングするサンプルホール
ド回路と、このサンプルホールド回路の出力信号
を基準値と比較して差に比例する電位の信号を出
力するクランプ電位発生回路と、スルーと遅延の
各ラインに接続され、クランプ電位発生回路の出
力信号によつてスルーと遅延の各フイールド信号
のペデスタルレベルを一定に制御する２つのクラ
ンプ回路とを有することを特徴とするフイードバ
ツク・クランプ回路。