JPH0478153A - 半導体装置の配線方法 - Google Patents
半導体装置の配線方法Info
- Publication number
- JPH0478153A JPH0478153A JP19278690A JP19278690A JPH0478153A JP H0478153 A JPH0478153 A JP H0478153A JP 19278690 A JP19278690 A JP 19278690A JP 19278690 A JP19278690 A JP 19278690A JP H0478153 A JPH0478153 A JP H0478153A
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- Japan
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- wiring
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体装置の配線方法に係り、詳しくは例えば所定の機
能が定義された種々の大規模マクロセルを備えたＬＳＩ
の配線方法に関し、 大規模マクロセルを備えた半導体装置において、大規模
マクロセルを迂回する経路を探す時間を短縮して配線処
理時間の短縮化を図ることができる配線方法を提供する
ことを目的とし、 予め大規模マクロセルの回りに小規模マクロセルの端子
を延設するための端子延設領域を設定するとともに、そ
の端子延設領域の先端縁を端子の延設位置として設定し
、端子延設領域に含まれる小規模マクロセルについてそ
の端子を延設位置まで延設させた後、延設後における端
子間の配線経路を決定するようにした。
能が定義された種々の大規模マクロセルを備えたＬＳＩ
の配線方法に関し、 大規模マクロセルを備えた半導体装置において、大規模
マクロセルを迂回する経路を探す時間を短縮して配線処
理時間の短縮化を図ることができる配線方法を提供する
ことを目的とし、 予め大規模マクロセルの回りに小規模マクロセルの端子
を延設するための端子延設領域を設定するとともに、そ
の端子延設領域の先端縁を端子の延設位置として設定し
、端子延設領域に含まれる小規模マクロセルについてそ
の端子を延設位置まで延設させた後、延設後における端
子間の配線経路を決定するようにした。
［産業上の利用分野１
本発明は半導体装置の配線方法に係り、詳しくは例えば
ＲＡＭ、ＲＯＭ等の所定の機能が定義された種々の大規
模マクロセルを備えたＬＳＩの配線方法に関する。
ＲＡＭ、ＲＯＭ等の所定の機能が定義された種々の大規
模マクロセルを備えたＬＳＩの配線方法に関する。
近年のＬＳＩの大規模化、高集積化に対して、開発期間
の短縮化という要求に伴い、レイアウトシステム上で重
要な段階の１つである配線処理の高速化が要求されてい
る。このため、配線処理において大きな障害となるＲＡ
Ｍ （ランダムアクセスメモリ）、ＲＯＭ（リートオン
リメモリ）、ＰＬＡ（プログラマブルロジックアレイ）
等の大規模マクロセルを備えたＬＳＩチップに関しても
配線処理を高速化する必要がある。
の短縮化という要求に伴い、レイアウトシステム上で重
要な段階の１つである配線処理の高速化が要求されてい
る。このため、配線処理において大きな障害となるＲＡ
Ｍ （ランダムアクセスメモリ）、ＲＯＭ（リートオン
リメモリ）、ＰＬＡ（プログラマブルロジックアレイ）
等の大規模マクロセルを備えたＬＳＩチップに関しても
配線処理を高速化する必要がある。
［従来の技術］
従来、半導体装置の配線処理においてはＲＡＭ、ＲＯＭ
、ＰＬＡ等の大規模マクロセルに関しても内部ロジック
セル等の小規模マクロセルと同様に扱い、配線を行って
いた。即ち、第３図に示すＬＳＩチップ１において論理
セル３の端子Ａとメモリ４の回りに形成された人出カバ
ッファセル６の端子Ｂとを配線する場合、メモリ４内の
配線チャネルをもこの配線のための配線経路の検索対象
として検索を行い、最終的にメモリ４を迂回する配線経
路を見つけていた。
、ＰＬＡ等の大規模マクロセルに関しても内部ロジック
セル等の小規模マクロセルと同様に扱い、配線を行って
いた。即ち、第３図に示すＬＳＩチップ１において論理
セル３の端子Ａとメモリ４の回りに形成された人出カバ
ッファセル６の端子Ｂとを配線する場合、メモリ４内の
配線チャネルをもこの配線のための配線経路の検索対象
として検索を行い、最終的にメモリ４を迂回する配線経
路を見つけていた。
口元明か解決しようとする課題］
ところが、ＲＡＭ、ＲＯＭ、ＰＬＡなどの大規模マクロ
セルはその形状か大型であるとともに、それらの配線チ
ャネルは通常の小規模マクロセル間を結ぶ配線の配線経
路とすることができないにも関わらず検索対象として検
索を行うようになっていたので、大規模マクロセルの回
りの端子より配線を行う場合、大規模マクロセルは配線
にとって大きな障害物となり、大規模マクロセルを迂回
する経路を見つけるために時間がかかり、大規模マクロ
セルを備えたＬＳＩではロジックセルのみで構成された
ＬＳＩと比較して配線処理時間が長（かかるという問題
を生じていた。
セルはその形状か大型であるとともに、それらの配線チ
ャネルは通常の小規模マクロセル間を結ぶ配線の配線経
路とすることができないにも関わらず検索対象として検
索を行うようになっていたので、大規模マクロセルの回
りの端子より配線を行う場合、大規模マクロセルは配線
にとって大きな障害物となり、大規模マクロセルを迂回
する経路を見つけるために時間がかかり、大規模マクロ
セルを備えたＬＳＩではロジックセルのみで構成された
ＬＳＩと比較して配線処理時間が長（かかるという問題
を生じていた。
本発明は上記問題点を解決するためになされたものであ
って、大規模マクロセルを備えた半導体装置において、
大規模マクロセルを迂回する経路を探す時間を短縮して
配線処理時間の短縮化を図ることができる配線方法を提
供することを目的とする。
って、大規模マクロセルを備えた半導体装置において、
大規模マクロセルを迂回する経路を探す時間を短縮して
配線処理時間の短縮化を図ることができる配線方法を提
供することを目的とする。
又、本発明は各大規模マクロセルの回りの配線率を向上
させることができる半導体装置の配線方法を提供するこ
とを目的とする。
させることができる半導体装置の配線方法を提供するこ
とを目的とする。
［課題を解決するための手段］
上記目的を達成するため、第１の発明は、大規模マクロ
セルを迂回して小規模マクロセル間を配線するに際し、
予め大規模マクロセルの回りに小規模マクロセルの端子
を延設するための端子延設領域を設定するとともに、そ
の端子延設領域の先端縁を端子の延設位置として設定し
、端子延設領域に含まれる小規模マクロセルについてそ
の端子を延設位置まで延設させた後、延設後における端
子間の配線経路を決定する。
セルを迂回して小規模マクロセル間を配線するに際し、
予め大規模マクロセルの回りに小規模マクロセルの端子
を延設するための端子延設領域を設定するとともに、そ
の端子延設領域の先端縁を端子の延設位置として設定し
、端子延設領域に含まれる小規模マクロセルについてそ
の端子を延設位置まで延設させた後、延設後における端
子間の配線経路を決定する。
又、第２の発明は、大規模マクロセルを迂回して小規模
マクロセル間を配線するに際し、予め各大規模マクロセ
ルの回りにそれぞれ小規模マクロセルの端子を延設する
ための端子延設領域を設定するとともに、各端子延設領
域の先端縁を端子の延設位置として設定し、各端子延設
領域に含まれる小規模マクロセルについてその端子を当
該端子延設領域の延設位置まで延設させた後、延設後に
おける端子間の配線経路を決定する。
マクロセル間を配線するに際し、予め各大規模マクロセ
ルの回りにそれぞれ小規模マクロセルの端子を延設する
ための端子延設領域を設定するとともに、各端子延設領
域の先端縁を端子の延設位置として設定し、各端子延設
領域に含まれる小規模マクロセルについてその端子を当
該端子延設領域の延設位置まで延設させた後、延設後に
おける端子間の配線経路を決定する。
［作用］
第１の発明では、予め大規模マクロセルの回りに小規模
マクロセルの端子を延設するための端子延設領域を設定
するとともに、その端子延設領域の先端縁を端子の延設
位置として設定し、端子延設領域に含まれる小規模マク
ロセルについてその端子を延設位置まで延設させた後、
延設後における端子間の配線経路を決定するようにして
いる。
マクロセルの端子を延設するための端子延設領域を設定
するとともに、その端子延設領域の先端縁を端子の延設
位置として設定し、端子延設領域に含まれる小規模マク
ロセルについてその端子を延設位置まで延設させた後、
延設後における端子間の配線経路を決定するようにして
いる。
従って、配線する小規模マクロセルか大規模マクロセル
の回りのセルである場合に、大規模マクロセルか障害と
ならず大規模マクロセルを迂回する経路を探す時間が短
縮される。
の回りのセルである場合に、大規模マクロセルか障害と
ならず大規模マクロセルを迂回する経路を探す時間が短
縮される。
又、第２の発明では、予め各大規模マクロセルの回りに
それぞれ小規模マクロセルの端子を延設するための端子
延設領域を設定するとともに、各端子延設領域の先端縁
を端子の延設位置として設定し、各端子延設領域に含ま
れる小規模マクロセルについてその端子を当該端子延設
領域の延設位置まで延設させた後、延設後における端子
間の配線経路を決定するようにしている。従って、各大
規模マクロセルを迂回する経路を探す時間が短縮される
とともに、各大規模マクロセルの回りの配線集中か防止
され未結線が回避されるため、配線率か向上される。
それぞれ小規模マクロセルの端子を延設するための端子
延設領域を設定するとともに、各端子延設領域の先端縁
を端子の延設位置として設定し、各端子延設領域に含ま
れる小規模マクロセルについてその端子を当該端子延設
領域の延設位置まで延設させた後、延設後における端子
間の配線経路を決定するようにしている。従って、各大
規模マクロセルを迂回する経路を探す時間が短縮される
とともに、各大規模マクロセルの回りの配線集中か防止
され未結線が回避されるため、配線率か向上される。
［実施例］
以下、本発明を大規模マクロセルを備えたゲートアレイ
ＬＳＩに実施した一実施例を図面に従って説明する。
ＬＳＩに実施した一実施例を図面に従って説明する。
第１，２図は一実施例における端子延設処理を示す工程
図、第３図は配線結果を示す図、第４図は一実施例にお
ける端子延設処理を示すフローチャートである。
図、第３図は配線結果を示す図、第４図は一実施例にお
ける端子延設処理を示すフローチャートである。
第３図に示すように、ＬＳＩチップ１の中央部には小規
模マクロセルとしての論理セル３を多数配設した論理セ
ルアレイ２が形成されるとともに、大規模マクロセルと
してのメモリ４，５が形成されている。ＬＳＩチップ１
の外周縁部には小規模マクロセルとしての多数の人出カ
バッファセル６が形成され、各人出カバッファセル６に
対応してパッド７が設けられている。
模マクロセルとしての論理セル３を多数配設した論理セ
ルアレイ２が形成されるとともに、大規模マクロセルと
してのメモリ４，５が形成されている。ＬＳＩチップ１
の外周縁部には小規模マクロセルとしての多数の人出カ
バッファセル６が形成され、各人出カバッファセル６に
対応してパッド７が設けられている。
さて、上記のように構成されたＬＳＩチップ１において
、例えばメモリ４を迂回して論理セル３の端子Ａと人出
カバッファセル６の端子Ｂとの配線経路を探索するに際
し、まず、第１図に示すように予め各メモリ４，５の回
りにそれぞれ人出力バッファセル６の端子を延設するた
めの端子延設領域１１−１３を設定するとともに、各端
子延設領域１１−１３の先端縁を端子の延設位置１１ａ
。
、例えばメモリ４を迂回して論理セル３の端子Ａと人出
カバッファセル６の端子Ｂとの配線経路を探索するに際
し、まず、第１図に示すように予め各メモリ４，５の回
りにそれぞれ人出力バッファセル６の端子を延設するた
めの端子延設領域１１−１３を設定するとともに、各端
子延設領域１１−１３の先端縁を端子の延設位置１１ａ
。
１２ａ、１３ａとして設定し、各領域１１〜１３のデー
タ及び各延設位置１１ａ、１２ａ、１３ａのデータをラ
イブラリ（第４図に示す）に定義しておく。
タ及び各延設位置１１ａ、１２ａ、１３ａのデータをラ
イブラリ（第４図に示す）に定義しておく。
次に、設計データ（第４図に示す）より各人出カバッフ
ァセル６の端子座標を入力し、入力した端子座標が前記
各端子延設領域１１〜１３内の端子である場合には、第
２図に示すように各人出カバッファセル６の端子より各
延設位置１１ａ。
ァセル６の端子座標を入力し、入力した端子座標が前記
各端子延設領域１１〜１３内の端子である場合には、第
２図に示すように各人出カバッファセル６の端子より各
延設位置１１ａ。
１２ａ、１３ａまで延設経路１１ｂ、１２ｂ。
１３ｂを定める。
そして、第３図に示すように、例えば端子延設領域１１
における端子Ｂを備えた人出力バッファセル６が使用さ
れた場合、第２図で定めた延設経路１１ｂに従って端子
Ｂを延設位置１１ａまで延設して第３図に示すように延
設端子Ｂ１とする。
における端子Ｂを備えた人出力バッファセル６が使用さ
れた場合、第２図で定めた延設経路１１ｂに従って端子
Ｂを延設位置１１ａまで延設して第３図に示すように延
設端子Ｂ１とする。
この後、延設端子Ｂ１と論理セル３の端子Ａとの配線経
路１４を通常の経路検索にて決定する。
路１４を通常の経路検索にて決定する。
このように、本実施例では各メモリ４，５の回りにそれ
ぞれ人出カバッファセル６の端子を延設するための端子
延設領域１１〜１３を設定し、各メモリ４，５の回りの
人出力バッファセル６についてその端子を各端子延設領
域１１〜１３の延設位置１１ａ、１２ａ、１３ａまで延
設させるようにしている。従って、配線する人出カバッ
ファセル６がメモリ４の回りのセルであっても、メモリ
４は障害とならず迂回する経路を探す時間を短縮でき、
配線処理時間を短縮することができる。
ぞれ人出カバッファセル６の端子を延設するための端子
延設領域１１〜１３を設定し、各メモリ４，５の回りの
人出力バッファセル６についてその端子を各端子延設領
域１１〜１３の延設位置１１ａ、１２ａ、１３ａまで延
設させるようにしている。従って、配線する人出カバッ
ファセル６がメモリ４の回りのセルであっても、メモリ
４は障害とならず迂回する経路を探す時間を短縮でき、
配線処理時間を短縮することができる。
又、本実施例では各メモリ４，５の回りにそれぞれ端子
延設領域１１−１３を設定して人出力バッファセル６を
割り振るようにしたので、各端子延設領域１１−１３の
配線集中を防止して未結線を回避でき、配線率を向上す
ることができる。
延設領域１１−１３を設定して人出力バッファセル６を
割り振るようにしたので、各端子延設領域１１−１３の
配線集中を防止して未結線を回避でき、配線率を向上す
ることができる。
［発明の効果］
以上詳述したように、第１の発明によれば大規模マクロ
セルを備えた半導体装置において、大規模マクロセルを
迂回する経路を探す時間を短縮して配線処理時間の短縮
化を図ることができる効果がある。
セルを備えた半導体装置において、大規模マクロセルを
迂回する経路を探す時間を短縮して配線処理時間の短縮
化を図ることができる効果がある。
又、第２の発明によれば各大規模マクロセルの回りの配
線率を向上させることができる効果がある。
線率を向上させることができる効果がある。
６は小規模マクロセルとしての入出力／＜ツファセル、
■１〜■３は端子延設領域、
Ａ、Ｂは端子である。
第１，２図は一実施例における端子延設処理を示す工程
図、 第３図は配線処理を示す工程図、 第４図は一実施例における端子延設処理を示すフローチ
ャートである。 図において、 ３は小規模マクロセルとしての論理セル、４．５は大規
模マクロセルとしてのメモリ、第 １ 図 実１１Ｉ例における纏子延股処理否示す工程図筒 ２
図
図、 第３図は配線処理を示す工程図、 第４図は一実施例における端子延設処理を示すフローチ
ャートである。 図において、 ３は小規模マクロセルとしての論理セル、４．５は大規
模マクロセルとしてのメモリ、第 １ 図 実１１Ｉ例における纏子延股処理否示す工程図筒 ２
図
Claims (1)
- 【特許請求の範囲】 １、所定の機能が定義された種々の大規模マクロセル及
び小規模マクロセルとを備えた半導体装置において、大
規模マクロセルを迂回して小規模マクロセル間の配線経
路を決定するに際し、予め大規模マクロセルの回りに小
規模マクロセルの端子を延設するための端子延設領域を
設定するとともに、その端子延設領域の先端縁を端子の
延設位置として設定し、端子延設領域に含まれる小規模
マクロセルについてその端子を延設位置まで延設させた
後、延設後における端子間の配線経路を決定するように
したことを特徴とする半導体装置の配線方法。 ２、所定の機能が定義された種々の大規模マクロセル及
び小規模マクロセルとを備えた半導体装置において、大
規模マクロセルを迂回して小規模マクロセル間の配線経
路を決定するに際し、予め各大規模マクロセルの回りに
それぞれ小規模マクロセルの端子を延設するための端子
延設領域を設定するとともに、各端子延設領域の先端縁
を端子の延設位置として設定し、各端子延設領域に含ま
れる小規模マクロセルについてその端子を当該端子延設
領域の延設位置まで延設させた後、延設後における端子
間の配線経路を決定するようにしたことを特徴とする半
導体装置の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192786A JP2810771B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体装置の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192786A JP2810771B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体装置の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0478153A true JPH0478153A (ja) | 1992-03-12 |
| JP2810771B2 JP2810771B2 (ja) | 1998-10-15 |
Family
ID=16296975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2192786A Expired - Lifetime JP2810771B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体装置の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810771B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112576A (ja) * | 1990-08-31 | 1992-04-14 | Nec Ic Microcomput Syst Ltd | ゲートアレイ型半導体集積回路 |
| US6643840B2 (en) | 2000-02-18 | 2003-11-04 | Nec Electronics Corporation | Designing method of semiconductor integrated circuit using library storing mask pattern of macro circuit and designing apparatus executing the same |
-
1990
- 1990-07-19 JP JP2192786A patent/JP2810771B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112576A (ja) * | 1990-08-31 | 1992-04-14 | Nec Ic Microcomput Syst Ltd | ゲートアレイ型半導体集積回路 |
| US6643840B2 (en) | 2000-02-18 | 2003-11-04 | Nec Electronics Corporation | Designing method of semiconductor integrated circuit using library storing mask pattern of macro circuit and designing apparatus executing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2810771B2 (ja) | 1998-10-15 |
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