JPH0282647A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH0282647A JPH0282647A JP63235233A JP23523388A JPH0282647A JP H0282647 A JPH0282647 A JP H0282647A JP 63235233 A JP63235233 A JP 63235233A JP 23523388 A JP23523388 A JP 23523388A JP H0282647 A JPH0282647 A JP H0282647A
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- JP
- Japan
- Prior art keywords
- circuit
- basic circuit
- section
- semiconductor integrated
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体基板上の全面が基本回路素子で構成され
たマメクースライヌ方式の半導体集積回路およびその製
造方法に関するものである。
たマメクースライヌ方式の半導体集積回路およびその製
造方法に関するものである。
従来の技術
マヌターヌライ７方式の半導体集積回路としてはゲート
アレイが代表的なものである。第３図ａは従来のゲート
アレイの半導体基板を示す図であり、１は既定の回路規
模に対応したサイズのチップ、２はチップ１の７クライ
プレーン、３はチップ１を半導体基板上に規則正しく配
置し、前もって電極配線製造工程ｉ１１までを作シ込ん
であるマヌターヌライヌ、４は基本回路素子が作り込ま
れた１、発明の名称 半導体集積回路およびその製造方法 ２、特許請求の範囲 （１）少なくとも１種類の基本回路素子を全面に敷き詰
めて作り込んだ半導体基板上に、前記基本回路素子によ
り形成される回路領域である内部 ３、回路部と、入力
まだは出力の少なくとも一方の機能を持つ入出力回路部
と、未使用の前記基本回路素子上に形成されるポンデイ
ングパツドおよびヌクライブレーンを備えた半導体集積
回路。
アレイが代表的なものである。第３図ａは従来のゲート
アレイの半導体基板を示す図であり、１は既定の回路規
模に対応したサイズのチップ、２はチップ１の７クライ
プレーン、３はチップ１を半導体基板上に規則正しく配
置し、前もって電極配線製造工程ｉ１１までを作シ込ん
であるマヌターヌライヌ、４は基本回路素子が作り込ま
れた１、発明の名称 半導体集積回路およびその製造方法 ２、特許請求の範囲 （１）少なくとも１種類の基本回路素子を全面に敷き詰
めて作り込んだ半導体基板上に、前記基本回路素子によ
り形成される回路領域である内部 ３、回路部と、入力
まだは出力の少なくとも一方の機能を持つ入出力回路部
と、未使用の前記基本回路素子上に形成されるポンデイ
ングパツドおよびヌクライブレーンを備えた半導体集積
回路。
（２）基本回路素子を駆動能力が異なる複数のトランジ
ヌタで構成した特許請求の範囲第１項記載の半導体集積
回路。
ヌタで構成した特許請求の範囲第１項記載の半導体集積
回路。
（３）半導体基板上の全面に少なくとも１種類の基本回
路素子が敷き詰めて作り込まれたマスターヌライヌを製
造する工程と、同マスターヌライヌ上に、回路規模に応
じて前記基本回路素子によシ形成される回路領域である
内部回路部と、入力または出力の少なくとも一方の機能
を持つ基本回路素子部である。第３図すはチップ１の拡
大図であり、４は基本回路素子部、５は入出力回路素子
部、６はボンディングバノド、７は入出力回路素子部６
とポンデーイングパソド６とからなる外部接続部である
。
路素子が敷き詰めて作り込まれたマスターヌライヌを製
造する工程と、同マスターヌライヌ上に、回路規模に応
じて前記基本回路素子によシ形成される回路領域である
内部回路部と、入力または出力の少なくとも一方の機能
を持つ基本回路素子部である。第３図すはチップ１の拡
大図であり、４は基本回路素子部、５は入出力回路素子
部、６はボンディングバノド、７は入出力回路素子部６
とポンデーイングパソド６とからなる外部接続部である
。
マヌターヌライヌ３は回路規模に応じた大きさの基本回
路素子部４のまわりに外部接続部７を配置し、固定され
たサイズのチップ１で構成される。
路素子部４のまわりに外部接続部７を配置し、固定され
たサイズのチップ１で構成される。
そして、回路規模の異なるマヌターヌライス３が数種類
から十数種類準備され、所望の半導体集積回路装置を作
る場合、その中から最適のものを選択し、配線以降の工
程を行い半導体集積回路を完成させていた。
から十数種類準備され、所望の半導体集積回路装置を作
る場合、その中から最適のものを選択し、配線以降の工
程を行い半導体集積回路を完成させていた。
発明が解決しようとする課題
しかしながら、この従来方式では回路規模に一致する７
７ターヌライヌを必ずしも選択することができず、その
回路規模に近い７７ターヌライ７で対応せざるを得す、
未使用の無駄な領域が発生するという問題点があった。
７ターヌライヌを必ずしも選択することができず、その
回路規模に近い７７ターヌライ７で対応せざるを得す、
未使用の無駄な領域が発生するという問題点があった。
例えば、回路規模が１００００ゲートの場合、ゲート利
用率を考慮すると１００００ゲートの７７＃−１ライス
では対応できず、１５０００ゲートまたは２００００ゲ
ートのマヌターヌライヌで対応せざるを得ない。
用率を考慮すると１００００ゲートの７７＃−１ライス
では対応できず、１５０００ゲートまたは２００００ゲ
ートのマヌターヌライヌで対応せざるを得ない。
この場合５０００または１００００ゲ一ト分の無駄が生
じる。
じる。
また、無駄のない最適なマヌターヌライヌを準備するた
めには極めて細分化した回路規模のものが多種類必要と
なり、準備に多大な労力が必要であると共に未使用の可
能性のあるマヌター７ライ７を在庫として持つ必要があ
り、極めて無駄であるという問題がある。
めには極めて細分化した回路規模のものが多種類必要と
なり、準備に多大な労力が必要であると共に未使用の可
能性のあるマヌター７ライ７を在庫として持つ必要があ
り、極めて無駄であるという問題がある。
課題を解決するだめの手段
本発明の半導体集積回路は、少なくとも１種類の基本回
路素子を全面に敷き詰めて作り込んだ半導体基板上に、
前記基本回路素子により形成される回路規模に応じた大
きさの内部回路部と、入出力回路部と、未使用のｍＩ記
基本回路素子上に形成される配線部、ポンチ゛イングパ
ノドおよびヌクライプレーンで構成されたものである。
路素子を全面に敷き詰めて作り込んだ半導体基板上に、
前記基本回路素子により形成される回路規模に応じた大
きさの内部回路部と、入出力回路部と、未使用のｍＩ記
基本回路素子上に形成される配線部、ポンチ゛イングパ
ノドおよびヌクライプレーンで構成されたものである。
また、これを削る製造方法は、半導体基板上の全面に基
本回路素子が敷き詰めて作り込まれたマヌター７ライス
を製造し、同マヌターヌライヌ上の全面に、回路規模に
応じて前記基本回路素子により形成される内部回路部と
、入出力回路部と、未使用の前記基本回路素子上に形成
される配線部。
本回路素子が敷き詰めて作り込まれたマヌター７ライス
を製造し、同マヌターヌライヌ上の全面に、回路規模に
応じて前記基本回路素子により形成される内部回路部と
、入出力回路部と、未使用の前記基本回路素子上に形成
される配線部。
ボンディングパノドおよびヌクライプレーンとを形成し
たチップを繰り返し配置し、Ｅ＋１記半導体基板を前記
ヌクライプレーンに沿って切断するものである。
たチップを繰り返し配置し、Ｅ＋１記半導体基板を前記
ヌクライプレーンに沿って切断するものである。
作用
この構成およびその製造方法によって、１種類のマヌタ
ーヌライヌで任意のチップサイズの半導体集積回路が製
造可能となる。
ーヌライヌで任意のチップサイズの半導体集積回路が製
造可能となる。
実施例
以下、本発明の実施例を図面を参照して説明する。
第１図亀は本発明の一実施例におけるチップ状の多数の
半導体集積回路を全面に作り込んだウェー・・を示す図
である。第１図乙において、８はチップ、９はチップ８
のヌクライプレーン、斜線部１０は回路配置部、１１は
ウェーノ・である。第１図すはチ、、プ８を含む周辺の
拡大図であり、本発明の半導体集積回路は、基本回路素
子が少なくとも一種類以上配置された基本回路素子、配
置部１２に配置された基本回路素子を用いて形成された
内部回路部１３と、入力または出力の少なくとも一方の
機能を持つ入出力回路部１４および基本回路素子上に形
成されたボンディングパ・ノドと７タライプレーン９と
から構成される。なお、１６は入出力回路部１４とボン
ディングパソド１６からなる外部接続回路部である。
半導体集積回路を全面に作り込んだウェー・・を示す図
である。第１図乙において、８はチップ、９はチップ８
のヌクライプレーン、斜線部１０は回路配置部、１１は
ウェーノ・である。第１図すはチ、、プ８を含む周辺の
拡大図であり、本発明の半導体集積回路は、基本回路素
子が少なくとも一種類以上配置された基本回路素子、配
置部１２に配置された基本回路素子を用いて形成された
内部回路部１３と、入力または出力の少なくとも一方の
機能を持つ入出力回路部１４および基本回路素子上に形
成されたボンディングパ・ノドと７タライプレーン９と
から構成される。なお、１６は入出力回路部１４とボン
ディングパソド１６からなる外部接続回路部である。
次に、製造方法について説明する。
半導体基板上の全面に基本回路素子を敷き詰めて製造工
程の大部分を作り込んだマスターヌライヌを形成する。
程の大部分を作り込んだマスターヌライヌを形成する。
次に、回路規模に応じた基本回路素子で形成された回路
領域である内部回路部１３と、基本回路素子で形成され
た入力または出力の少なくとも一方の機能を持つ入出力
回路部１４と、未使用の基本回路素子上に外部ビン接続
用のボンディングパノド１６とで形成される外部接続回
路部１６を型面配線により形成する。外部接続回路部１
６の周囲の未使用の基本回路素子上にチノフ切断用のヌ
クライプレーン９を形成する。ヌクライプレーン９の領
域を切断することにより半導体集積回路が得られる。
領域である内部回路部１３と、基本回路素子で形成され
た入力または出力の少なくとも一方の機能を持つ入出力
回路部１４と、未使用の基本回路素子上に外部ビン接続
用のボンディングパノド１６とで形成される外部接続回
路部１６を型面配線により形成する。外部接続回路部１
６の周囲の未使用の基本回路素子上にチノフ切断用のヌ
クライプレーン９を形成する。ヌクライプレーン９の領
域を切断することにより半導体集積回路が得られる。
第２図は基本回路素子配置部１２の一実施例であり、０
ＭＯ３のトランジヌタを概略的にゲート長だけを示した
図である。第２図において、１７゜１８はＰ型トランジ
ヌタのゲート長を示し、今２：１の割合とし、１９．２
０はＮ型トランジヌクのゲート長を示し、同じく２：１
の割合の構成とする。この構成において、基本駆動能力
単位をＰ型トランジヌタ１７およびＮ型トランジスタ１
９とすれば、駆動能力が半分の場合はＰ型トランジヌク
１８およびＮ型トランジヌタ２ｏを単独に用い、１．５
倍の場合はＰ型トランジヌタ１７．ＩＱおよびＮ型トラ
ンジスタ１９．２０をそれぞれ並列に接続する等を行う
ことにより、きめ細かい駆動能力のトランジヌクが効率
よく作成できる。
ＭＯ３のトランジヌタを概略的にゲート長だけを示した
図である。第２図において、１７゜１８はＰ型トランジ
ヌタのゲート長を示し、今２：１の割合とし、１９．２
０はＮ型トランジヌクのゲート長を示し、同じく２：１
の割合の構成とする。この構成において、基本駆動能力
単位をＰ型トランジヌタ１７およびＮ型トランジスタ１
９とすれば、駆動能力が半分の場合はＰ型トランジヌク
１８およびＮ型トランジヌタ２ｏを単独に用い、１．５
倍の場合はＰ型トランジヌタ１７．ＩＱおよびＮ型トラ
ンジスタ１９．２０をそれぞれ並列に接続する等を行う
ことにより、きめ細かい駆動能力のトランジヌクが効率
よく作成できる。
発明の効果
以上のように本発明によれば、１種類のマヌターヌライ
ヌ上に任意のチップサイズの半導体集積回路が形成でき
、固定回路規模のマヌターヌライヌ方式のように未使用
ゲートの無駄を生じさせない。従ってチップのコヌトを
低減できる。また、ヌタンダードセル方式、あるいはセ
ルベーヌ方式による半導体集積回路に比べて製造工程が
短かい。
ヌ上に任意のチップサイズの半導体集積回路が形成でき
、固定回路規模のマヌターヌライヌ方式のように未使用
ゲートの無駄を生じさせない。従ってチップのコヌトを
低減できる。また、ヌタンダードセル方式、あるいはセ
ルベーヌ方式による半導体集積回路に比べて製造工程が
短かい。
よって最適なチップサイズでかつ開発期間が大幅に短縮
することができる。
することができる。
【図面の簡単な説明】
第１図ａは本発明の一実施例を示す半導体集積回路を乍
り込んだウエーノ・の図、第１図すは第１図ａに示す半
導体集積回路の拡大図、第２図は基本回路素子配置部の
一実施例を示す図、第３図ａは従来のマヌターヌライヌ
を示す図、第３図すは第３図＆の１チツプの拡大図であ
る。 １．８・・・・・・千ノフ、２．９・・・・・・ヌクラ
イプレーン、３・・・・・・マヌターヌライヌ、４・・
・・・・基本回路素子部、６・・・・・・入出力回路素
子、６，１６・・・・・ボンデ、イングパノド、７・・
・・・・外部接続回路部、１０・・・・・回路配置部、
１１・・・・・ウェーハ、１２・・・・・基本回路素子
配置部、１３・・・・・内部回路部、１４・・・・・・
入出力回路部、１６・・・・・・外部接続回路部、１７
１８・・・・・・Ｐ型トランジヌタのゲート、１９ 、
２０・・・・・Ｎ型トランジヌタのゲート。 代理人の氏名 方理士 粟 野 重 孝ほか１名 第２図 Ｚ 憾
り込んだウエーノ・の図、第１図すは第１図ａに示す半
導体集積回路の拡大図、第２図は基本回路素子配置部の
一実施例を示す図、第３図ａは従来のマヌターヌライヌ
を示す図、第３図すは第３図＆の１チツプの拡大図であ
る。 １．８・・・・・・千ノフ、２．９・・・・・・ヌクラ
イプレーン、３・・・・・・マヌターヌライヌ、４・・
・・・・基本回路素子部、６・・・・・・入出力回路素
子、６，１６・・・・・ボンデ、イングパノド、７・・
・・・・外部接続回路部、１０・・・・・回路配置部、
１１・・・・・ウェーハ、１２・・・・・基本回路素子
配置部、１３・・・・・内部回路部、１４・・・・・・
入出力回路部、１６・・・・・・外部接続回路部、１７
１８・・・・・・Ｐ型トランジヌタのゲート、１９ 、
２０・・・・・Ｎ型トランジヌタのゲート。 代理人の氏名 方理士 粟 野 重 孝ほか１名 第２図 Ｚ 憾
Claims (3)
- （１）少なくとも１種類の基本回路素子を全面に敷き詰
めて作り込んだ半導体基板上に、前記基本回路素子によ
り形成される回路領域である内部回路部と、入力または
出力の少なくとも一方の機能を持つ入出力回路部と、未
使用の前記基本回路素子上に形成されるボンディングパ
ッドおよびスクライブレーンを備えた半導体集積回路。 - （２）基本回路素子を駆動能力が異なる複数のトランジ
スタで構成した特許請求の範囲第１項記載の半導体集積
回路。 - （３）半導体基板上の全面に少なくとも１種類の基本回
路素子が敷き詰めて作り込まれたマスタースライスを製
造する工程と、同マスタースライス上に、回路規模に応
じて前記基本回路素子により形成される回路領域である
内部回路部と、入力または出力の少なくとも一方の機能
を持つ入出力回路部と、未使用の前記基本回路素子上に
形成されるボンディングパッドおよびチップ切断用スク
ライブレーンとを形成したチップを繰り返し配置する工
程と、前記半導体基板を前記スクライブレーンに沿って
切断する工程とからなる半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235233A JPH0282647A (ja) | 1988-09-20 | 1988-09-20 | 半導体集積回路およびその製造方法 |
| EP89309585A EP0360596A1 (en) | 1988-09-20 | 1989-09-20 | Semiconductor integrated circuit and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235233A JPH0282647A (ja) | 1988-09-20 | 1988-09-20 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282647A true JPH0282647A (ja) | 1990-03-23 |
Family
ID=16983052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235233A Pending JPH0282647A (ja) | 1988-09-20 | 1988-09-20 | 半導体集積回路およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0360596A1 (ja) |
| JP (1) | JPH0282647A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5015600A (en) * | 1990-01-25 | 1991-05-14 | Northern Telecom Limited | Method for making integrated circuits |
| US5517041A (en) * | 1991-09-02 | 1996-05-14 | Seiko Epson Corporation | Semiconductor device |
| US5391943A (en) * | 1994-01-10 | 1995-02-21 | Mahant-Shetti; Shivaling S. | Gate array cell with predefined connection patterns |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229857A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | マスタスライス半導体装置 |
| JPS63187648A (ja) * | 1987-01-30 | 1988-08-03 | Fuji Xerox Co Ltd | ゲ−トアレイ |
-
1988
- 1988-09-20 JP JP63235233A patent/JPH0282647A/ja active Pending
-
1989
- 1989-09-20 EP EP89309585A patent/EP0360596A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0360596A1 (en) | 1990-03-28 |
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