JPH0353783B2 - - Google Patents

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JPH0353783B2
JPH0353783B2 JP60022768A JP2276885A JPH0353783B2 JP H0353783 B2 JPH0353783 B2 JP H0353783B2 JP 60022768 A JP60022768 A JP 60022768A JP 2276885 A JP2276885 A JP 2276885A JP H0353783 B2 JPH0353783 B2 JP H0353783B2
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film
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

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  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 〔概要〕 スタツクト・キヤパシタ型メモリ・セルを有す
る半導体記憶装置を製造する方法に於いて、 多結晶シリコン膜をパターニングしてワード線
を形成する際にマスクとして用いた絶縁膜をその
まま残した状態で全面に絶縁膜を形成し、スタツ
クト・キヤパシタが延在形成されるべきワード線
を覆う保護膜を形成してから方向性があるエツチ
ング法を適用することに依り全面をエツチングし
て半導体基板に於けるソース領域及びドレイン領
域の形成予定部分を表出させると共にスタツク
ト・キヤパシタが延在形成されるべきワード線上
には厚い絶縁膜を且つその他のワード線上には薄
い絶縁膜を残すようにすることに依り、 メモリ・キヤパシタの平面的な面積を拡大する
ことなく容量のみ増大させるように、また、金属
からなるビツト線が段差に依る断線を生じないよ
うにしたものである。
〔産業上の利用分野〕
本発明は、スタツクト・キヤパシタ型メモリ・
セルを有するフオールデツト・ビツト線方式の
MIS（metal insulator semiconductor）型ダイ
ナミツク半導体記憶装置を製造する方法の改良に
関する。
〔従来の技術〕
現在、MIS型ダイナミツク半導体記憶装置に於
けるメモリ・セルとしては１トランジスタ・１キ
ヤパシタ型が主流をなしていて、その寸法を縮小
することに依つて高集積化及び大容量化が図られ
ている。
然しながら、メモリ・セルの寸法を単純に縮小
すると、メモリ・キヤパシタの面積の縮小されて
容量が低減されるので、放射線の起因するソフ
ト・エラーの発生率が高くなり、また、トランス
フア・ゲート・トランジスタに於けるチヤネル長
も短くなるので、ホツト・エレクトロン或いはホ
ツト・ホールの問題も無視できないことになる。
そこで、１トランジスタ・１キヤパシタ型メモ
リ・セルの構造を改良してメモリ・キヤパシタの
容量を大きくしたスタツクト・キヤパシタ型メモ
リ・セルが提案されている（要すれば、電気通信
学会技術研究報告書、SSD80−30、1980年７月参
照）。
通常、MIS型ダイナミツク・メモリでは、各列
毎に一対のビツト線を設け、選択メモリ・セルが
接続されているビツト線と対をなすビツト線に参
照電位を発生させるようにし、ビツト線対の間に
生ずる電位の差をセンス増幅器で作動増幅するこ
とに依り、選択セルが接続されているビツト線上
の情報を読み出す構成を採つている。
このMIS型ダイナミツク・メモリに於ける回路
構成には、オープン・ビツト線方式とフオールデ
ツト・ビツト線方式とがあり、オープン・ビツト
線方式では前記一対のビツト線がセンス増幅器の
両側にそれぞれ別個に配置され、また、フオール
デツト・ビツト線方式では、ビツト線がセンス増
幅器の部分で折り返されて実質的に対をなしてい
る。
このフオールデツト・ビツト線方式は、オープ
ン・ビツト線方式に比較して雑音に対する耐性が
高い点で有利である。これは、ビツト線が折り返
し構成になつていることから、同じワード線から
の雑音が真正ビツト線と擬似ビツト線の両方にの
る為、互いに相殺されるのである。
第２図は従来のスタツクト・キヤパシタ型メモ
リ・セルを有するフオールデツト・ビツト線方式
のMIS型ダイナミツク半導体記憶装置の要部平面
図、第３図は第２図に見られる線Ａ−Ａで切断し
た要部切断側面図をそれぞれ表している。
図に於いて、１はｐ型シリコン半導体基板、２
はフイールド絶縁膜、３及び４はソース或いはド
レインとなるn+型拡散領域、５はゲート絶縁膜、
６Ａ，６Ｂ，６Ｃ，６Ｄは第１層目の多結晶シリ
コン膜からなるワード線、７は層間絶縁膜、８Ａ
及び８Ｂは第２層目の多結晶シリコン膜からなる
メモリ・キヤパシタ用電極、９はメモリ・キヤパ
シタの誘電体膜、１０は第３層目の多結晶シリコ
ン膜からなるメモリ・キヤパシタ用電極、１１は
燐珪酸ガラスからなる層間絶縁膜、１２は電極コ
ンタクト窓、１３Ａ及び１３Ｂはアルミニウム
（Al）等からなるビツト線、Ｑ１及びＱ２はトラ
ンスフア・ゲート・トランジスタ、Ｃ１，Ｃ２Ｃ
３はスタツクト・キヤパシタをそれぞれ示してい
る。
第４図は第２図及び第３図に示したMIS型ダイ
ナミツク半導体記憶装置の等価回路図を表してい
る。
図に於いて、Ｑはトランスフア・ゲート・トラ
ンジスタ、WLはワード線、Ｃはメモリ・キヤパ
シタ、BL及びはビツト線、Ｅ１及びＥ２はメ
モリ・キヤパシタ用電極、SAはセンス増幅器を
それぞれ示している。
各図及びそれ等の説明から明らかなように、此
の種の半導体記憶装置に於けるスタツクト・キヤ
パシタ型メモリ・セルでは、そのメモリ・キヤパ
シタが、自己のトランスフア・ゲート・トランジ
スタのゲート上及び隣接するワード線上のスペー
スにまで延在して形成されているので、メモリ・
セルが高密度化及び高集積化された場合にも比較
的大きな容量が得られ、また、逆にトランスフ
ア・ゲート・トランジスタのゲートをメモリ・キ
ヤパシタ領域にまで延在させ得るので、所要キヤ
パシタ面積の確保の為にそのゲート長を極端に短
くするような必要もなくなり、従つて、放射線に
依るソフト・エラーやホツト・エレクトロン、ホ
ツト・ホールに依る障害の問題も解消される。
〔発明が解決しようとする問題点〕
前述したように、スタツクト・キヤパシタ型メ
モリ・セルを有する半導体記憶装置は、隣接する
ワード線上のスペースを有効に利用することに依
つてメモリ・キヤパシタの大容量化を実現してい
るので、放射線に起因するソフト・エラーや短チ
ヤネル化に起因するホツト・エレクトロン或いは
ホツト・ホールに依る誤動作は防止されるが、メ
モリ・キヤパシタの平面で見た占有面積を拡大す
ることなく、より一層の大容量化を図ることがで
きれば、高密度化及び高集積化する場合、更に有
利になることは云うまでもない。
本発明に依る半導体記憶装置の製造方法では、
スタツクト・キヤパシタ型メモリ・セルに於ける
メモリ・キヤパシタの平面的な占有面積を従来の
ものに比較して拡大することなしに容量のみ増大
することを可能にする。
〔問題点を解決するための手段〕
本発明一実施例を解説する為の図である第１図
を参照して説明すると、ｐ型シリコン半導体基板
２１上に多結晶シリコン膜２４を形成してからそ
の上に第１の絶縁膜である二酸化シリコン
（SiO2）膜２５を形成し、 次いで、前記二酸化シリコン膜２５を複数のワ
ード線形状にパターニングし、 次いで、前記パターニングされた二酸化シリコ
ン膜２５をマスクとして多結晶シリコン膜２４を
パターニングして複数のワード線２４Ａ，２４
Ｂ，２４Ｃ，２４Ｄ…を形成し、 次いで、前記ワード線形状の二酸化シリコン膜
２５を残したまま全面に第２の絶縁膜である二酸
化シリコン膜２６を形成し、 次いで、前記複数のワード線２４Ａ，２４Ｂ，
２４Ｃ，２４Ｄ…のうちスタツクト・キヤパシタ
が延在形成されるべきワード線上を保護膜２７で
覆い、 次いで、方向性があるドライ・エツチング法で
全面をエツチングして前記ｐ型シリコン半導体基
板２１に於けるソース領域及びドレイン領域の形
成予定部分を表出させると共に前記スタツクト・
キヤパシタが延在されるべきワード線上には前記
二酸化シリコン膜２６及び二酸化シリコン膜２５
からなる厚い絶縁膜を且つその他のワード線上に
は前記厚い絶縁膜より薄い絶縁膜である例えば二
酸化シリコン膜２５を残すようにしている。
〔作用〕
スタツクト・キヤパシタが延在形成されるべき
ワード線上の絶縁膜が厚く形成されているので、
メモリ・キヤパシタは、平面で見た面積を拡大し
なくても、前記絶縁膜が厚くなつた分だけ大面積
化されて容量が増加し、また、スタツクト・キヤ
パシタが形成されないワード線上の絶縁膜は薄く
形成されているので、半導体基板とオーミツク・
コンタクトする金属のビツト線が段差で切断され
るようなことはない。
〔実施例〕
第１図Ａ乃至Ｌは本発明一実施例を解説する為
の工程要所に於ける半導体記憶装置の要部切断側
面図を表し、以下、これ等の図を参照しつつ説明
する。
第１図Ａ参照 (a) 通常の選択酸化法を適用することに依り、ｐ
型シリコン半導体基板２１上に所望厚さの二酸
化シリコン膜からなるフイールド絶縁膜２２を
形成する。
(b) 前記選択酸化法を実施した際にマスクとして
用いた窒化シリコン（Si3N4）膜等を除去して
ｐ型シリコン半導体基板２１の能動領域を表出
する。
(c) 熱酸化法を適用することに依り、前記能動領
域上を覆う厚さ約400〜500〔Å〕程度のゲート
絶縁膜２３を形成する。
第１図Ｂ参照 (d) 化学気相堆積（chemical vapour
deposition：CVD）法を適用することに依り、
厚さ約3000〜5000〔Å〕程度の多結晶シリコン
膜２４を成長させる。
(e) イオン注入法を適用することに依り、多結晶
シリコン膜２４に対し、ｎ型不純物イオンを注
入する。
第１図Ｃ参照 (f) CVD法を適用することに依り、多結晶シリ
コン膜２４上を覆う厚さ約2000〔Å〕程度の二
酸化シリコン膜２５（第１の絶縁膜）を形成す
る。
第１図Ｄ参照 (g) 通常のフオト・リソグラフイ技術を適用する
ことに依り、二酸化シリコン膜２５を複数のワ
ード線形状にパターニングする。
(h) パターニングされた二酸化シリコン膜２５を
マスクとして多結晶シリコン膜２４をエツチン
グしてワード線２４Ａ，２４Ｂ，２４Ｃ，２４
Ｄ…を形成する。
(i) ワード線、例えば２４Ａ，２４Ｂなどをマス
クとしてゲート絶縁膜２３のエツチングを行つ
てｐ型シリコン半導体基板２１に於けるソース
領域及びドレイン領域形成予定部分を表出され
る。尚、この時、フイールド絶縁膜２２もゲー
ト絶縁膜２３の厚み分だけエツチングされる。
第１図Ｅ参照 (j) CVD法を適用することに依り、全面に二酸
化シリコン膜２６（第２の絶縁膜）を厚さ約
6000〔Å〕程度に形成する。
第１図Ｆ参照 (k) 通常のフオト・リソグラフイ技術に於けるレ
ジスト・プロセスを適用することに依り、スタ
ツクト・キヤパシタが延在形成されるべきワー
ド線、例えばワード線２４Ｃ及び２４Ｄ上にフ
オト・レジストからなる保護膜２７を形成す
る。
第１図Ｇ参照 (l) 方向性を有するドライ・エツチング性、例え
ば、反応性イオン・エツチング（reactive ion
etching：RIE）法を適用することに依り、全
面をエツチングし、ｐ型シリコン半導体基板２
１に於けるソース領域及びドレイン領域形成予
定部分を再び表出させる。
この工程を経ることに依つて、ワード線２４Ａ
及び２４Ｂ上には第１の絶縁膜である二酸化シリ
コン膜２５のみが、また、スタツクト・キヤパシ
タが延在形成されるワード線２４Ｃ及び２４Ｄ上
には第１の絶縁膜である二酸化シリコン膜２５と
第２の絶縁膜である二酸化シリコン膜２６とがそ
れぞれ残り、そして、各ワード線２４Ａ…の側面
は二酸化シリコン膜２６で覆われた状態になつて
いる。
第１図Ｈ参照 (m) イオン注入法を適用することに依り、ソー
ス或いはドレインとなるn+型不純物拡散領域
２７及び２８を形成する。
第１図Ｉ参照 (n) CVD法を適用することに依り、厚さ約1000
〜3000〔Å〕程度の多結晶シリコン膜を成長さ
せる。
(o) イオン注入法を適用することに依り、前記
多結晶シリコン膜に対し、ｎ型不純物イオンを
注入する。
(p) 通常のフオト・リソグラフイ技術を適用す
ることに依り、前記多結晶シリコン膜のパター
ニングを行い、オーミツク・コンタクト用導電
膜２９Ａ、メモリ・キヤパシタ用電極２９Ｂ，
２９Ｃ…等を形成する。
(q) CVD法を適用することに依り、厚さ約200
〔Å〕程度の二酸化シリコン膜からなる絶縁膜
３０を形成する。
この絶縁膜３０のうち、メモリ・キヤパシタ
用電極２９Ｂ，２９Ｃ…上に在る部分はメモ
リ・キヤパシタ用誘電体として作用し、その他
の部分では層間絶縁膜として作用する。
第１図Ｊ参照 (r) CVD法を適用することに依り、厚さ約1000
〜3000〔Å〕程度の多結晶シリコン膜を成長さ
せる。
(s) イオン注入法を適用することに依り、前記
多結晶シリコン膜に対し、ｎ型不純物イオンを
注入する。
(t) 通常のフオト・リソグラフイ技術を適用す
ることに依り、前記多結晶シリコン膜のパター
ニングを行い、メモリ・キヤパシタ用電極３１
を形成する。
第１図Ｋ参照 (u) CVD法を適用することに依り、厚さ約8000
〜10000〔Å〕程度の例えば燐珪酸ガラスからな
る層間絶縁膜３２を形成する。
(v) 通常のフオト・リソグラフイ技術を適用す
ることに依り、層間絶縁膜３２及び絶縁膜３０
のパターニングを行つて電極コンタクト窓３２
Ａを形成する。
(w) 熱処理を加え、所謂、ガラス・フローを行
つて層間絶縁膜３２の表面を円滑化する。
(x) 蒸着法或いはスパツタリング法など適宜の
技術を適用することに依り、例えば、アルミニ
ウム（Al）などの配線材料膜を形成し、これ
を通常の技法でパターニングしてビツト線３３
を形成する。このビツト線３３は多結晶シリコ
ンからなるオーミツク・コンタクト用導電膜２
９Ａを介してn+型不純物拡散領域２７に接続
されていることは云うまでもない。
この実施例では、ワード線２４Ｃ上の絶縁膜の
厚みは通常のものに比較すると6000〔Å〕程度厚
く形成されていて、これに依り、スタツクト・キ
ヤパシタの容量は約10〜20〔％〕程度増大する。
また、ソース或いはドレインとなるべきn+型不
純物拡散領域２７及び２８は、所謂、セルフ・ア
ライメント方式で形成されるものであり、また、
層間絶縁膜３２に形成される電極コンタクト窓３
２Ａの形成位置が若干ずれたとしても、ビツト線
３３とワード線２４Ａ…などが短絡する虞はな
く、従つて、第２図及び第３図に関して説明され
た従来例に比較すると高密度化及び高集積化の点
で有利である。
〔発明の効果〕
本発明に依る半導体記憶装置の製造方法に依れ
ば、多結晶シリコン膜をパターニングしてワード
線を形成する際にマスクとして用いた絶縁膜をそ
のまま残した状態で全面に絶縁膜を形成し、スタ
ツクト・キヤパシタが延在形成されるべきワード
線を覆う保護膜を形成してから異方性のエツチン
グ法を適用することに依り全面をエツチングして
半導体基板に於けるソース領域及びドレイン領域
の形成予定部分を表出させると共にスタツクト・
キヤパシタが延在形成されるべきワード線上には
厚い絶縁膜を且つその他のワード線上には薄い絶
縁膜を残すようにしている。
このように厚い絶縁膜が形成されることに依
り、スタツクト・キヤパシタは平面的に見た面積
を拡大することなく実質的に大面積化、従つて、
大容量化を達成することができ、放射線に依るソ
フト・エラーに対する耐性を一層向上させること
が可能となり、また、金属からなるビツト線が半
導体基板と接続される部分の近傍に於けるワード
線上の絶縁膜は薄く形成されているから、その段
差に依つてビツト線に断線を生ずるなどの虞は皆
無である。
【図面の簡単な説明】
第１図Ａ乃至Ｌは本発明一実施例を説明する為
の工程要所に於ける半導体記憶装置の要部切断側
面図、第２図は従来例の要部平面図、第３図は第
２図に見られる半導体記憶装置を線Ａ−A′で切
断した要部切断側面図、第４図は第２図及び第３
図に見られる半導体記憶装置の等価回路図をそれ
ぞれ表している。 図に於いて、２１はｐ型シリコン半導体基板、
２２はフイールド絶縁膜、２３はゲート絶縁膜、
２４は多結晶シリコン膜、２４Ａ…はワード線、
２５及び２６は二酸化シリコン膜、２７及び２８
はn+型不純物拡散領域、２９Ａはオーミツク・
コンタクト用導電膜、２９Ｂ及び２９Ｃはメモ
リ・キヤパシタ用電極、３０は絶縁膜、３１はメ
モリ・キヤパシタ用電極、３２はビツト線をそれ
ぞれ示している。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のワード線と、 該複数のワード線と交差するように配置された
    複数のビツト線と、 該ワード線とビツト線の交差部に設けられた１
    トランジスタ・１キヤパシタ型メモリ・セルを具
    備し、 該メモリ・セルのキヤパシタは該メモリ・セル
    のトランジスタのソースまたはドレイン領域に接
    し且つ絶縁膜を介して該トランジスタのゲート部
    分上及び隣接ワード線部分上に延在する第１の電
    極及び該第１の電極上の誘電体膜及び該誘電体膜
    上の第２の電極から構成され、 前記絶縁膜は前記隣接ワード線部分上において
    前記ゲート部分上よりも厚く形成されていること
    を特徴とする半導体記憶装置。 ２ 半導体基板上に多結晶シリコン膜を形成して
    からその上に第１の絶縁膜を形成し、 次いで、前記第１の絶縁膜を複数のワード線形
    状にパターニングし、 次いで、前記パターニングされた第１の絶縁膜
    をマスクとして前記多結晶シリコン膜をパターニ
    ングして複数のワード線を形成し、 次いで、前記ワード線形状の第１の絶縁膜を残
    したまま全面に第２の絶縁膜を形成し、 次いで、前記複数のワード線のうちスタツク
    ト・キヤパシタが延在形成されるべきワード線上
    を保護膜で覆い、 次いで、全面をエツチングして前記半導体基板
    に於けるソース領域或いはドレイン領域の形成予
    定部分を表出させると共に前記スタツクト・キヤ
    パシタが延在形成されるべきワード線上には前記
    第２の絶縁膜及び第１の絶縁膜からなる厚い絶縁
    膜を且つその他のワード線上には前記厚い絶縁膜
    より薄い絶縁膜をそれぞれ残す工程が含まれてな
    ることを特徴とする半導体記憶装置の製造方法。
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