JPH0478170A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0478170A JPH0478170A JP19227890A JP19227890A JPH0478170A JP H0478170 A JPH0478170 A JP H0478170A JP 19227890 A JP19227890 A JP 19227890A JP 19227890 A JP19227890 A JP 19227890A JP H0478170 A JPH0478170 A JP H0478170A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- conductivity type
- offset layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
デイスプレィ駆動用或いはメカトロニクス用として用い
られる高耐圧素子の性能を向上させた半導体装置に関し
、 オフセット層の形成にエネルギビームの選択的照射を不
必要とし、製造プロセスが容易で、閾値電圧のバラツキ
を生じない半導体装置を提供することを目的とし、 半導体基板と、前記半導体基板上に選択的に形成され、
素子領域を画定する素子分離絶縁膜と、前記素子領域表
面に形成された第１導電型ソース拡散層と、前記素子領
域の、前記第１導電型ソース拡散製に隣接した領域上に
ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
ート絶縁Ｉ？！！！を介して前記ゲート電極に隣接し、
前記素子領域表面に接して、前記素子分離絶縁膜上部に
まで・形成された低濃度の第２導電型オフセット層と、
前記ゲート＃ｌ！縁膜を介して前記ゲート電極にｑ４接
し、前記第２導電型オフセット層上部に形成された低濃
度の第１導電型オフセット層と、前記第１導電型オフセ
ット層と第２導電型オフセット層とに接して前記素子分
離絶縁膜上に形成された第１導電型ドレイン拡散層とを
有するように構成する。
られる高耐圧素子の性能を向上させた半導体装置に関し
、 オフセット層の形成にエネルギビームの選択的照射を不
必要とし、製造プロセスが容易で、閾値電圧のバラツキ
を生じない半導体装置を提供することを目的とし、 半導体基板と、前記半導体基板上に選択的に形成され、
素子領域を画定する素子分離絶縁膜と、前記素子領域表
面に形成された第１導電型ソース拡散層と、前記素子領
域の、前記第１導電型ソース拡散製に隣接した領域上に
ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
ート絶縁Ｉ？！！！を介して前記ゲート電極に隣接し、
前記素子領域表面に接して、前記素子分離絶縁膜上部に
まで・形成された低濃度の第２導電型オフセット層と、
前記ゲート＃ｌ！縁膜を介して前記ゲート電極にｑ４接
し、前記第２導電型オフセット層上部に形成された低濃
度の第１導電型オフセット層と、前記第１導電型オフセ
ット層と第２導電型オフセット層とに接して前記素子分
離絶縁膜上に形成された第１導電型ドレイン拡散層とを
有するように構成する。
［産業上の利用分野］
本発明は、デイスプレィ駆動用或いはメカトロニクス用
として用いられる高耐圧素子の性能を向上させた半導体
装置に関する。
として用いられる高耐圧素子の性能を向上させた半導体
装置に関する。
［従来の技術］
高電圧駆動装置の駆動用回路には、２００■程度の電圧
をドレイン側に加えてスイッチング動作を行うＭＯＳＦ
ＥＴが用いられている。このＭＯＳＦＥＴは、ドレイン
側に高い電圧を保持できるだけの耐圧を有することが必
要である。
をドレイン側に加えてスイッチング動作を行うＭＯＳＦ
ＥＴが用いられている。このＭＯＳＦＥＴは、ドレイン
側に高い電圧を保持できるだけの耐圧を有することが必
要である。
しかし、通常のＭＯＳ Ｆ ＥＴのようなゲートとドレ
インがＶＱ接する構造であると、高い耐圧を保持させる
ことができず、局所的に電界が集中することにより素子
が破壊される場合がある。
インがＶＱ接する構造であると、高い耐圧を保持させる
ことができず、局所的に電界が集中することにより素子
が破壊される場合がある。
そこで、オフセットゲート型ＭＯ３ＦＥＴが用いられる
。オフセットゲート型ＭＯＳ Ｆ ＥＴは、ゲート−ド
レイン間にオフセット層を設け、ゲート−ドレイン間に
一定の距離を持たせることにより電界を緩和させたもの
である。このオフセット層を設けたことにより、ドレイ
ン−ゲート間若しくはドレイン−チャネル間になだらか
な電位勾配を形成することができ、局所的な電界の集中
を避けることができる。
。オフセットゲート型ＭＯＳ Ｆ ＥＴは、ゲート−ド
レイン間にオフセット層を設け、ゲート−ドレイン間に
一定の距離を持たせることにより電界を緩和させたもの
である。このオフセット層を設けたことにより、ドレイ
ン−ゲート間若しくはドレイン−チャネル間になだらか
な電位勾配を形成することができ、局所的な電界の集中
を避けることができる。
従来のオフセットゲート型ＭＯ３ＦＥＴを第４図を用い
て説明する。
て説明する。
第４図に示すオフセットゲート型ＭＯ３ＦＥＴは、半導
体基板１上のＳ ｔ Ｏ２＃ｅ縁模２０上に累イを形成
したＳＯＩ楕遺構造本ｍ造としている。
体基板１上のＳ ｔ Ｏ２＃ｅ縁模２０上に累イを形成
したＳＯＩ楕遺構造本ｍ造としている。
絶縁膜２０上にＰ型土導体層１２が形成され、Ｐ型土導
体層１２は片側をｎ型ソース拡散層８に接し、もう片側
をｎ−型オフセット層５およびｐ型オフセット層６に接
し、ｎ−型オフセフｌ−層５およびＰ−型オフセット層
６はｎ型ドレイン拡散層９に接する。
体層１２は片側をｎ型ソース拡散層８に接し、もう片側
をｎ−型オフセット層５およびｐ型オフセット層６に接
し、ｎ−型オフセフｌ−層５およびＰ−型オフセット層
６はｎ型ドレイン拡散層９に接する。
ここでｎ−型オフセットＷＩ５およびＰ−型オフセット
層６は、ゲート絶縁膜３直下に上下２層構造で形成され
ている。
層６は、ゲート絶縁膜３直下に上下２層構造で形成され
ている。
ゲート電極４は、ｎ型ソース拡散層８とｎ−型オフセッ
ト層５に挟まれたＰ型半導体層１２上部にゲート絶縁Ｗ
！ｊ！３を介して形成されている。 次に動作を説明す
る。
ト層５に挟まれたＰ型半導体層１２上部にゲート絶縁Ｗ
！ｊ！３を介して形成されている。 次に動作を説明す
る。
ゲート電極４とｎ型ドレイン拡散層９間のｎ型オフセッ
ト層５とｐ−型オフセット層６で形成された領域をオフ
セット層７とする。
ト層５とｐ−型オフセット層６で形成された領域をオフ
セット層７とする。
オフセット層７の厚さを薄くすると、ドレイン電圧印加
時にｎ−型オフセット層５とそ力面下のＰ−型オフセッ
ト層６によって構成される縦型ｐｎ接合は、基板面に対
し垂直方向に容易に全域空乏化される。この時ドレイン
電圧のρｎ接合空乏化に要する電圧との差分は、空乏化
された縦型Ｐｎ接合の横方向電界の増大に寄与する。こ
のためオフセット層７の基板面に対し水平方向の長さを
長くすることにより、容易にドレイン耐圧を高くするこ
とができる。
時にｎ−型オフセット層５とそ力面下のＰ−型オフセッ
ト層６によって構成される縦型ｐｎ接合は、基板面に対
し垂直方向に容易に全域空乏化される。この時ドレイン
電圧のρｎ接合空乏化に要する電圧との差分は、空乏化
された縦型Ｐｎ接合の横方向電界の増大に寄与する。こ
のためオフセット層７の基板面に対し水平方向の長さを
長くすることにより、容易にドレイン耐圧を高くするこ
とができる。
また、縦型ｐｎ接合が基板面に対し垂直方向に容易に全
域空乏化することから、オフセット層７の厚さを薄くす
れば、上記の全域空乏化の状態を保持したままｎ−型オ
フセント層５とｐ−型オフセット層６の不純物濃度を高
くすることができ、ドレイン耐圧を高くしなままでオン
抵抗を下げることか可能になる（特願昭５２−５２８５
７＞。
域空乏化することから、オフセット層７の厚さを薄くす
れば、上記の全域空乏化の状態を保持したままｎ−型オ
フセント層５とｐ−型オフセット層６の不純物濃度を高
くすることができ、ドレイン耐圧を高くしなままでオン
抵抗を下げることか可能になる（特願昭５２−５２８５
７＞。
このような効果は、オフセット層７がゲート絶縁膜３及
び基板側絶縁膜２０に挟まれて完全に孤立し、さらに縦
型ｐｎ接合の厚さを十分に薄くすることができるという
ＳＯＩ楕遺構造り達成される。
び基板側絶縁膜２０に挟まれて完全に孤立し、さらに縦
型ｐｎ接合の厚さを十分に薄くすることができるという
ＳＯＩ楕遺構造り達成される。
またオフセント層７を多結晶シリコンで形成することに
より、大きなドレイン耐圧を得ている。
より、大きなドレイン耐圧を得ている。
こｎについては、絶縁膜上に多結晶シリコンを堆積し、
エネルギビームにより再結晶化する溶融Ｓｏｌプロセス
を用い、この時オフセット層７のみは溶融単結晶化せず
に多結晶シリコンのまま残すという方法がすでに考案さ
れている（特願昭６３−５８７２１号）。
エネルギビームにより再結晶化する溶融Ｓｏｌプロセス
を用い、この時オフセット層７のみは溶融単結晶化せず
に多結晶シリコンのまま残すという方法がすでに考案さ
れている（特願昭６３−５８７２１号）。
Ｌ発明が解決しようとする探訪１
上記のようにＳＯＩ型オフセットゲートＭＯ３ＦＥＴは
高耐圧、低オン抵抗素子構造として優れており、特にオ
フセット層７の多結晶化によりさらに耐圧向上が望める
。
高耐圧、低オン抵抗素子構造として優れており、特にオ
フセット層７の多結晶化によりさらに耐圧向上が望める
。
しかし前述のようなオフセット層７のみを溶融単結晶化
せずに多結晶半導体層の状態で保つことは、エネルギビ
ームの選択的照射を必要とし、ＩＣ化した場合のレイア
ウトによっては製造プロセスが困難になるという問題が
ある。
せずに多結晶半導体層の状態で保つことは、エネルギビ
ームの選択的照射を必要とし、ＩＣ化した場合のレイア
ウトによっては製造プロセスが困難になるという問題が
ある。
またゲート電極下のチャネル領域についても、多結晶シ
リコンの再結晶化層でこれを形成すると閾値電圧のバラ
ツキなどの問題を生じる。
リコンの再結晶化層でこれを形成すると閾値電圧のバラ
ツキなどの問題を生じる。
本発明の目的は、オフセット層の形成にエネルギビーム
の選択的照射を不必要とし、製造プロセスが容易で、閾
値電圧のバラツキを生じない半導体装置を堤供すること
にある。
の選択的照射を不必要とし、製造プロセスが容易で、閾
値電圧のバラツキを生じない半導体装置を堤供すること
にある。
９課題を解決するための手段ｊ
上記目的は、半導体基板と、前記半導体基板上に選択的
に形成され、素子領域を画定する素子分離絶縁膜と、前
記素子領域表面に形成された第１導電型ソース拡散層と
、前記素子領域の、前記第１導電型ソース拡散層に隣接
した領域上にゲート絶縁膜を介して形成されたゲート電
極と、前記ゲート絶縁膜を介して前記ゲート電極に隣接
し、前記素子領域上部に接して、前記素子分離絶縁膜上
部にまで形成された低濃度の第２導電型オフセット層と
、前記ゲート絶縁膜を介して前記ゲート電極に隣接し、
前記第２導電型オフセット層上部に形成された低：ａ変
の第１導電型τフセ・ソト層と、前記第１導電型オフセ
ット層と第２導電型オフセ・・ｌトルとに接して前記素
子分離絶縁膜上に形成された第１導電型ドレイン拡散層
とを有することを特徴とする半導体装置によって達成さ
れる。
に形成され、素子領域を画定する素子分離絶縁膜と、前
記素子領域表面に形成された第１導電型ソース拡散層と
、前記素子領域の、前記第１導電型ソース拡散層に隣接
した領域上にゲート絶縁膜を介して形成されたゲート電
極と、前記ゲート絶縁膜を介して前記ゲート電極に隣接
し、前記素子領域上部に接して、前記素子分離絶縁膜上
部にまで形成された低濃度の第２導電型オフセット層と
、前記ゲート絶縁膜を介して前記ゲート電極に隣接し、
前記第２導電型オフセット層上部に形成された低：ａ変
の第１導電型τフセ・ソト層と、前記第１導電型オフセ
ット層と第２導電型オフセ・・ｌトルとに接して前記素
子分離絶縁膜上に形成された第１導電型ドレイン拡散層
とを有することを特徴とする半導体装置によって達成さ
れる。
［作用］
本発明によれば、オフセット層の形成に必要なエネルギ
辷−ムの選択的照射を必要とせず製造プロセスが容易で
、かつ閾値電圧のバラツキを生じない半導体装置を実現
できる。
辷−ムの選択的照射を必要とせず製造プロセスが容易で
、かつ閾値電圧のバラツキを生じない半導体装置を実現
できる。
［実施例］
本発明の第１の実施例による半導体装置を第１図を用い
て説明する。
て説明する。
本実施例は、オフセット層及びドレイン拡散層を素子分
離絶縁膜上に形成し、ソース拡散層を素子領域表面に、
ゲート電極を素子領域上に形成したことに特徴がある。
離絶縁膜上に形成し、ソース拡散層を素子領域表面に、
ゲート電極を素子領域上に形成したことに特徴がある。
半導体基板１上にＬＯＧＯ３分離されたＳｉＯ２素子分
雌絶縁ＷＡ２及び２′か選択的に形成されている。
雌絶縁ＷＡ２及び２′か選択的に形成されている。
素子分離絶縁Ｍ２上から素子領域である半導体基板１上
部に多結晶シリコンのρ−型オフセット層６が形成され
、Ｐ−型オフセット層６上部に同じく多結晶シリコンの
ｎ−型オフセット層５か形成されている。
部に多結晶シリコンのρ−型オフセット層６が形成され
、Ｐ−型オフセット層６上部に同じく多結晶シリコンの
ｎ−型オフセット層５か形成されている。
素子分離絶縁膜２上でｎ−型オフセット層５とｐ−型オ
フセット層６とに接してｎ＋型トドレイン拡散層９形成
されている。
フセット層６とに接してｎ＋型トドレイン拡散層９形成
されている。
ｎ−型オフセット層５とＰ−型オフセット層６にゲート
絶縁Ｍ３を介して接し、半導体基板１上部にゲート絶縁
膜３を介して接している多結晶シリコンのゲート電極４
が形成されている。
絶縁Ｍ３を介して接し、半導体基板１上部にゲート絶縁
膜３を介して接している多結晶シリコンのゲート電極４
が形成されている。
ゲート４Ｉｊ＆極４に対し素子分離絶縁ＩＩ！２と反対
側に形成された素子分離絶縁ＷＡ２’ とゲート電極４
間の半導体基板１表面にｎ＋＋ソース拡散層８が形成さ
れている。
側に形成された素子分離絶縁ＷＡ２’ とゲート電極４
間の半導体基板１表面にｎ＋＋ソース拡散層８が形成さ
れている。
このように、ゲート電極下のチャネル領域に隣接して半
導体基板と多結晶シリコン層をコンタクトさせ、ニブ）
多結晶シリコン層を素子分離絶縁幌上まで延在させ、こ
ｎを素子分離絶縁膜上めオフセット層の縦型Ｐ！′１接
合としたので、従来オフセント層の形成に必要であった
エネルギビームの選択的照射か不要で ２００Ｖ級の高
耐圧ＭＯ３か容易に形成て′きるようになり、高耐圧素
子として優れた半導体装Ｗを実現できる。
導体基板と多結晶シリコン層をコンタクトさせ、ニブ）
多結晶シリコン層を素子分離絶縁幌上まで延在させ、こ
ｎを素子分離絶縁膜上めオフセット層の縦型Ｐ！′１接
合としたので、従来オフセント層の形成に必要であった
エネルギビームの選択的照射か不要で ２００Ｖ級の高
耐圧ＭＯ３か容易に形成て′きるようになり、高耐圧素
子として優れた半導体装Ｗを実現できる。
また、面方位か揃った≠結晶の半導体基板１表面にソー
ス拡散層８及びチャネル領域を形成することができるの
で、その閾値電圧の制御も０゜ＩＶ単位で行うことがで
きるようになった。従って、閾値電圧のバラツキの無い
トランジスタを形成て゛き、スイ・ソチング特性の優れ
た半導体装置を実現できる。
ス拡散層８及びチャネル領域を形成することができるの
で、その閾値電圧の制御も０゜ＩＶ単位で行うことがで
きるようになった。従って、閾値電圧のバラツキの無い
トランジスタを形成て゛き、スイ・ソチング特性の優れ
た半導体装置を実現できる。
第２図に本発明の第１の実施例による半導体装置の製造
方法を示す。
方法を示す。
まず、ｐ型半導体基板１をＬＯＣＯＳ分離により選択的
に酸化し、厚さ１μｍ程度の素子分離絶縁ＷＡ２及び２
′の形成を行う。次に素子領域の半導体基板１上面に付
着した不要な酸化膜等を薬品処理によって除去し清浄化
を施した後、ＣＶＤ法を用いて厚さＱ、５μｍ程度の多
結晶シリコン層７′を形成する（同図（ａ））。
に酸化し、厚さ１μｍ程度の素子分離絶縁ＷＡ２及び２
′の形成を行う。次に素子領域の半導体基板１上面に付
着した不要な酸化膜等を薬品処理によって除去し清浄化
を施した後、ＣＶＤ法を用いて厚さＱ、５μｍ程度の多
結晶シリコン層７′を形成する（同図（ａ））。
次にこの多結晶シリコン層７′の一部をエツチングによ
り除去し、半導体基板ｌ上部の−゛部から素子分離絶縁
ＷＡ２上の一部まで伸びたオフセ・ｌト層７を形成する
。全体を０．１μｍ程度熱教化し、ゲート絶縁膜３及び
オフセットＮＪ７の保護絶縁膜を形成する（同図（ｂ）
）。
り除去し、半導体基板ｌ上部の−゛部から素子分離絶縁
ＷＡ２上の一部まで伸びたオフセ・ｌト層７を形成する
。全体を０．１μｍ程度熱教化し、ゲート絶縁膜３及び
オフセットＮＪ７の保護絶縁膜を形成する（同図（ｂ）
）。
この後、ＣＶＤ法を用いて膜厚が０．５μｍ程度の多結
晶シリコン膜４′を全面に堆積する（同図（ｃ））。
晶シリコン膜４′を全面に堆積する（同図（ｃ））。
次に多結晶シリコン膜４′を燐拡散により低抵抗化する
。その後多結晶シリコン膜４′をバターニングし、オフ
セットｊ１７の半導体基板１側端部の保護絶縁膜（ゲー
ト絶縁ＷＲ３）と接するゲート電極４を形成する。その
後ゲート電ｌ＃！４の保護膜を形成するための２６化を
行う（同図（ｄ））。
。その後多結晶シリコン膜４′をバターニングし、オフ
セットｊ１７の半導体基板１側端部の保護絶縁膜（ゲー
ト絶縁ＷＲ３）と接するゲート電極４を形成する。その
後ゲート電ｌ＃！４の保護膜を形成するための２６化を
行う（同図（ｄ））。
次に、基板全面にホウ素イオンを加速エネルギ１２０ｋ
ｅＶ、イオン打込み量ｌＸｌ０”ｃｍにてイオン打込み
を行い、ρ゛型耳フセソト層６を形成する（同図（ｅ）
）。
ｅＶ、イオン打込み量ｌＸｌ０”ｃｍにてイオン打込み
を行い、ρ゛型耳フセソト層６を形成する（同図（ｅ）
）。
次に、リンイオンを加速エネル’ｉ” １００ ｋ ｅ
Ｖイオン打込み量２Ｘ１０１２ｃｍ−”にてイオン打
込みを行いｎ−型オフセット層うを形成そる（同図（ｆ
））。
Ｖイオン打込み量２Ｘ１０１２ｃｍ−”にてイオン打
込みを行いｎ−型オフセット層うを形成そる（同図（ｆ
））。
更に、レジスト層１０をマスクとしてリンイオンを加速
エネル’ｆ’ １００ ｋ ｅ Ｖ、イオン打込み量４
Ｘ１０Ｉ５ｃｍ−”にてイオン打込みを行い、ｎ＋＋ソ
ース拡散層８及びドレイン拡散層９を形成する（同図（
ｇ））。
エネル’ｆ’ １００ ｋ ｅ Ｖ、イオン打込み量４
Ｘ１０Ｉ５ｃｍ−”にてイオン打込みを行い、ｎ＋＋ソ
ース拡散層８及びドレイン拡散層９を形成する（同図（
ｇ））。
次に、レジスト層１０を除去した後に窒素雰囲気で８５
０″Ｃ３０分のアニール処理を施しく同図（ｈ））、そ
の後に配線層（図示せず）の形成を行い半導体装置の製
造工程を終了する。
０″Ｃ３０分のアニール処理を施しく同図（ｈ））、そ
の後に配線層（図示せず）の形成を行い半導体装置の製
造工程を終了する。
本発明の第２の実施例による半導体装置を第３図を用い
て説明する。
て説明する。
本実施例は、第１の実施例において素子分離絶縁膜上に
形成したオフセット層及びドレイン拡散層を、皇子領域
上に形成したＣ Ｖ Ｄ Ｓ ｉ Ｏ２ＷＡ上に形成し
たことに特徴がある。
形成したオフセット層及びドレイン拡散層を、皇子領域
上に形成したＣ Ｖ Ｄ Ｓ ｉ Ｏ２ＷＡ上に形成し
たことに特徴がある。
半導体基ｖＸＩ上の５ｉｎ２の素子分離絶縁襖２及び２
′で画定さ几た素子領域から累了分離絶縁Ｊｌ！２上部
まで、ＣＶＤ法を用いて例えば厚さ１μｍのＣＶ Ｄ
Ｓ ｉ Ｏ２膜１１が形成されている。
′で画定さ几た素子領域から累了分離絶縁Ｊｌ！２上部
まで、ＣＶＤ法を用いて例えば厚さ１μｍのＣＶ Ｄ
Ｓ ｉ Ｏ２膜１１が形成されている。
半導体基板１上部からＣＶ Ｄ Ｓ ｉ ０２ Ｗ！Ａ
１１上に多結晶シリコンのρ−型オフセント層６が形
成され、Ｐ−型オフセ、ｌ−層６上部に多結晶シリコン
のｎ−型万フセ・ソト層５が形成されている。
１１上に多結晶シリコンのρ−型オフセント層６が形
成され、Ｐ−型オフセ、ｌ−層６上部に多結晶シリコン
のｎ−型万フセ・ソト層５が形成されている。
ＣＶＤＳｉＯ２膜１１上でｎ−型オフセット層５とＰ−
型オフセット層６とに接してｎ゛型トドレイン拡散層９
形成されている。
型オフセット層６とに接してｎ゛型トドレイン拡散層９
形成されている。
ｎ−型オフセント層５とＰ−型オフセット層６にゲート
絶縁ＷＡ３を介して接し５半導体基板１上部にゲート絶
縁膜３を介してゲート電極４が形成されている。
絶縁ＷＡ３を介して接し５半導体基板１上部にゲート絶
縁膜３を介してゲート電極４が形成されている。
ゲート電ｆ！４に対し素子分離絶縁膜２と反対側に形成
された素子分離絶縁膜２′とゲートｔｈ′！ｆ１４間の
半導体基板１表面にｎ＋型ソソー拡散！！８が形成され
ている。
された素子分離絶縁膜２′とゲートｔｈ′！ｆ１４間の
半導体基板１表面にｎ＋型ソソー拡散！！８が形成され
ている。
こうすることにより、ドレイン直下の絶縁ＪＮＩにＣＶ
Ｄ５ｉＯ□膜１１を甲いると、ドレイン直下の絶縁膜層
を容易に厚く形成て′きるのて、ドレイン−半導体基板
間の電位差に起因する強電界を緩和することかできる。
Ｄ５ｉＯ□膜１１を甲いると、ドレイン直下の絶縁膜層
を容易に厚く形成て′きるのて、ドレイン−半導体基板
間の電位差に起因する強電界を緩和することかできる。
本発明は上記実施例に限らず種々め変形か可能である５
例えば、本実施例においてはＮチャネルのオフセットゲ
ートＭ ＯＳ Ｆ Ｅ、 Ｔについて説明したか、Ｐチ
ャネルのオフセットゲートＭＯ３ＦＥＴに応用すること
も可能である６ 「発明の効果］ 以上の通り、本発明によれば、オフセット層の形成に必
要な工木ルギビームの選択的照射を必要とせず製造プロ
セスが容易で、かつ閾値電圧のバラツキを生じない半導
体装置を実現できる。
ートＭ ＯＳ Ｆ Ｅ、 Ｔについて説明したか、Ｐチ
ャネルのオフセットゲートＭＯ３ＦＥＴに応用すること
も可能である６ 「発明の効果］ 以上の通り、本発明によれば、オフセット層の形成に必
要な工木ルギビームの選択的照射を必要とせず製造プロ
セスが容易で、かつ閾値電圧のバラツキを生じない半導
体装置を実現できる。
第１図は本発明の第１の実施例による半導体装置を示す
図、 第２図は本発明の第１の実施例による半導体装置の製造
方法の工程図、 第３図は本発明の第２の実施例による半導体装置を示す
図、 第７１図は従来の半導体装置を示す図 である。 図において、 １・・・半導体基板 ２・・・素子分離絶縁膜 ３・・・ゲート絶縁膜 ４・・・ゲート電極 ４′・・・多結晶シリコン膜 ５・・・ｎ−型オフセット層 ６・・・ｐ−型オフセット層 ７・・・オフセット層 ７′・・・多結晶シリコン層 ８・・・ソース拡散層 ９・・・ドレイン拡散層 ｌＯ・・・レジスト層 １１・・・ＣＶＤ５ｉＯ□暎 １２・・・半導体層 ２０・・・ＳｉＯ□絶縁膜
図、 第２図は本発明の第１の実施例による半導体装置の製造
方法の工程図、 第３図は本発明の第２の実施例による半導体装置を示す
図、 第７１図は従来の半導体装置を示す図 である。 図において、 １・・・半導体基板 ２・・・素子分離絶縁膜 ３・・・ゲート絶縁膜 ４・・・ゲート電極 ４′・・・多結晶シリコン膜 ５・・・ｎ−型オフセット層 ６・・・ｐ−型オフセット層 ７・・・オフセット層 ７′・・・多結晶シリコン層 ８・・・ソース拡散層 ９・・・ドレイン拡散層 ｌＯ・・・レジスト層 １１・・・ＣＶＤ５ｉＯ□暎 １２・・・半導体層 ２０・・・ＳｉＯ□絶縁膜
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、 前記半導体基板上に選択的に形成され、素子領域を画定
する素子分離絶縁膜と、 前記素子領域表面に形成された第１導電型ソース拡散層
と、 前記素子領域の、前記第１導電型ソース拡散層に隣接し
た領域上にゲート絶縁膜を介して形成されたゲート電極
と、 前記ゲート絶縁膜を介して前記ゲート電極に隣接し、前
記素子領域上部に接して、前記素子分離絶縁膜上部にま
で形成された低濃度の第２導電型オフセット層と、 前記ゲート絶縁膜を介して前記ゲート電極に隣接し、前
記第２導電型オフセット層上部に形成された低濃度の第
１導電型オフセット層と、 前記第１導電型オフセット層と第２導電型オフセット層
とに接して前記素子分離絶縁膜上に形成された第１導電
型ドレイン拡散層と を有することを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、 前記素子分離絶縁膜は、ＬＯＣＯＳ法により形成された
ことを特徴とする半導体装置。 ３、半導体基板と、 前記半導体基板上部にＣＶＤ法を用いて形成されたシリ
コン絶縁膜と、 前記半導体基板表面に形成された第１導電型ソース拡散
層と、 前記半導体基板の、前記第１導電型ソース拡散層に隣接
した領域上にゲート絶縁膜を介して形成されたゲート電
極と、 前記ゲート絶縁膜を介して前記ゲート電極に隣接し、前
記半導体基板上部に接して、前記シリコン絶縁膜上部に
まで形成された低濃度の第２導電型オフセット層と、 前記ゲート絶縁膜を介して前記ゲート電極に隣接し、前
記第２導電型オフセット層上部に形成された低濃度の第
１導電型オフセット層と、 前記第１導電型オフセット層と第２導電型オフセット層
とに接して前記シリコン絶縁膜上に形成された第１導電
型ドレイン拡散層と を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19227890A JPH0478170A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19227890A JPH0478170A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0478170A true JPH0478170A (ja) | 1992-03-12 |
Family
ID=16288621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19227890A Pending JPH0478170A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0478170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063908A1 (ja) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
-
1990
- 1990-07-20 JP JP19227890A patent/JPH0478170A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063908A1 (ja) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US7843014B2 (en) | 2005-11-29 | 2010-11-30 | Sharp Kabushiki Kaisha | Small size transistor semiconductor device capable of withstanding high voltage |
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8502344B2 (en) | Semiconductor device | |
| JP2001352057A (ja) | 半導体装置、およびその製造方法 | |
| JPS6318867B2 (ja) | ||
| EP0382165B1 (en) | High-voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance | |
| US4748489A (en) | Integrated circuit semiconductor device having improved isolation region | |
| US10256340B2 (en) | High-voltage semiconductor device and method for manufacturing the same | |
| JPH10209445A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP5099981B2 (ja) | 半導体装置の製造方法およびｍｏｓ電界効果トランジスタ | |
| JPH0478170A (ja) | 半導体装置 | |
| JPS63181378A (ja) | 半導体装置の製造方法 | |
| JPH04280474A (ja) | Ｍｏｓ型トランジスタ | |
| KR100319449B1 (ko) | 극소 채널 소자의 제조방법 | |
| JPS63205961A (ja) | マルチゲート薄膜トランジスタ | |
| JPH05121744A (ja) | Ｓｏｉ型半導体装置とその製造方法 | |
| JPH07112012B2 (ja) | 半導体装置の製造方法 | |
| JPH01143357A (ja) | 半導体装置およびその製法 | |
| JPS61100975A (ja) | 接合形電界効果トランジスタ | |
| CN105826201A (zh) | 半导体器件的形成方法 | |
| JPH01191473A (ja) | 半導体装置の製造方法 | |
| KR0140959B1 (ko) | Mosfet 제조방법 | |
| JPS63289963A (ja) | 半導体装置の製造方法 | |
| Thomas | Semiconductor integrated circuit technology | |
| JPH0513438A (ja) | 半導体装置及びその製造方法 | |
| JPH07211911A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH05267661A (ja) | 半導体装置及びその製造方法 |