JPH0513438A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置および半導体装置の製造方法に関
し、更に詳しく言えば高速・高機能のＭＯＳＦＥＴの構
造およびその製造方法に関し、高速・高機能を示す新規
な構造のＭＯＳＦＥＴの提供、および再現性良く、ウエ
ハ全体に渡って一様な特性を得ることのできる新規な製
造方法の提供を目的とする。 【構成】 一導電型の半導体層上に選択的に形成された
反対導電型のソース拡散層および反対導電型のドレイン
拡散層と、少なくとも前記半導体層の露出部において、
ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
ート電極に対向するように、前記半導体層の直下に形成
された反対導電型の埋込み層とを含み、また、一導電型
の半導体基板上に絶縁膜を介して形成された反対導電型
の半導体層と、前記反対導電型の半導体層の上に形成さ
れた一導電型の半導体層と、前記半導体層の表面に選択
的に形成された反対導電型のソース拡散層および反対導
電型のドレイン拡散層と、前記半導体層の上に該ゲート
絶縁膜を介して形成されたゲート電極とを含み、構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
半導体装置の製造方法に関し、更に詳しくいえば、新規
な構造の高速ＭＯＳＦＥＴおよびその製造方法に関する
ものである。

【０００２】

【従来の技術】現在、半導体集積回路は高速論理処理装
置や大容量記憶装置等としてあらゆる機器に用いられて
いるが、更に高度な情報処理機能を果たすべく、半導体
素子の高速化、低消費電力化が図られている。図９は、
第１の従来例に係るＳＯＩ構造の薄膜半導体層に形成さ
れた高速ｎチャネルＭＯＳＦＥＴを示す図である。図に
おいて、３１は半導体基板、３２は半導体基板３１上に
形成された下地絶縁膜、３３はチャネル部としてのｐ型
半導体層、３４はｎ型ソース拡散層、３５はｎ型ドレイ
ン拡散層、３６はゲート絶縁膜、３７はゲート電極であ
る。

【０００３】この構造によれば、チャネル部のｐ型半導
体層３３が薄膜化されているので、バルク（半導体基
板）に形成されたＭＯＳＦＥＴに比べ、ゲート電圧によ
るチャネル部の制御を、より完全にすることが可能とな
る。これにより、ドレイン電圧のチャネル部への影響が
少なくなって短チャネル効果が抑制されるとともに、ゲ
ート電圧Ｖg の印加に伴いチャネル部の電位も上昇する
ので、ＭＯＳＦＥＴの閾値電圧Ｖthが減少させられる。
この結果、ドレイン飽和電圧Ｖd （＝Ｖg −Ｖth）が増
大し、かつチャネル部のＳｉ層の薄膜化により空乏層電
荷が減少することにより実効移動度μ_e が増大するの
で、動作電流が増大し、従ってＭＯＳＦＥＴの高速化を
図ることができる。また、ソース・ドレイン拡散層３
４，３５の接合容量の減少によって、動作速度の高速化
を図ることができる。

【０００４】しかし、この構造によれば、上側のゲート
電極３７による制御のみであるから、チャネル部の制御
が完全とはいえない。これに対し、図１０に示す第２の
従来例に係るＸＭＯＳ構造のＭＯＳＦＥＴは、チャネル
部を上側のゲート電極と下側のゲート電極（埋込み電
極）によって挟みこんだ構造になっている。図におい
て、４１は下地絶縁膜、４２は該下地絶縁膜４１中に形
成された埋込み電極、４３はチャネル部としてのｐ型半
導体層、４４はｎ型ソース拡散層、４５はｎ型ドレイン
拡散層、４６はゲート絶縁膜、４７はゲート電極であ
る。

【０００５】図１０のＸＭＯＳ構造のＭＯＳＦＥＴは、
上側のゲート電極４７と下側の埋込み電極４２により、
上下からチャネル部を制御するものであるから、図９の
第１の従来例の構造に比べ、チャネル部の制御がより完
全なものとなり、短チャネル効果を抑制してＭＯＳＦＥ
Ｔの高速化を図ることができる。

【０００６】

【発明が解決しようとする課題】このように、このＸＭ
ＯＳ構造のＭＯＳＦＥＴは、機能上、大変優れたもので
あるが、下地絶縁膜４１の中に埋込み電極４２を形成す
るとともに、該下地絶縁膜４１の上に素子形成のための
半導体層４３等を形成しなければならない。しかし、絶
縁膜上に半導体層を積層したものを更に二重に積み重ね
ることは困難であり、特に膜質の良好な単結晶半導体層
をその最上層に一様に形成すること極めて困難である。

【０００７】本発明は、かかる従来の問題点に鑑みて創
作されたものであり、高速、高機能を示す新規な構造の
ＭＯＳＦＥＴおよびその製造方法の提供を目的とする。

【０００８】

【課題を解決するための手段】上記した課題は、図２
（ｉ）に例示するように、（１）一導電型の半導体層
（ｐ型Ｓｉ層）３ａ上に選択的に形成された反対導電型
（ｎ型）のソース拡散層７ａおよび反対導電型のドレイ
ン拡散層７ｂと、少なくとも前期半導体層３ａの露出部
において、ゲート絶縁膜８を介して形成されたゲート電
極９と、前記ゲート電極９に対向するように、前記半導
体層３ａの直下に形成された反対導電型（ｎ型）の埋込
み層２とを有する第１の発明の半導体装置により、
（２）あるいは、（１）の構造に加えて前記ソース拡散
層７ａと埋込み層２の間、およびドレイン拡散層７ｂと
埋込み層２の間に、前記半導体層３ａよりも高濃度の一
導電型（ｐ型）のパンチスルー防止用拡散層６ａ，６ｂ
が形成されている半導体装置により解決され、（３）ま
た、図１〜２の工程（ａ）〜（ｉ）に例示するように、
一導電型の半導体基板（ｐ型Ｓｉ基板）１の表面に選択
的に反対導電型（ｎ型）の埋込み層２を形成する工程
と、全面に一導電型のエピタキシャル半導体層（ｐ型Ｓ
ｉ層）３を堆積する工程と、前記半導体層３上に前記埋
込み層２に対向するように、絶縁膜（熱ＳｉＯ₂ 膜、Ｃ
ＶＤＳｉＯ₂ 膜）４，５を選択的に形成する工程と、前
記絶縁膜４，５をマスクとして前記半導体層３上に半導
体層を堆積して反対導電型（ｎ型）のソース・ドレイン
拡散層７ａ，７ｂを形成する工程と、前記絶縁膜４，５
を除去した後、ゲート絶縁膜（ゲートＳｉＯ₂ 膜）８を
介してゲート電極（ゲートＳｉ電極）９を形成する工程
とを有する半導体装置の製造方法により解決される。

【０００９】あるいは、図５の（ｇ′）に例示するよう
に、（４）一導電型の半導体層（ｐ型Ｓｉ層）１３と、
該半導体層１３の表面に選択的に形成された反対導電型
（ｎ型）のソース拡散層１７ａと反対導電型のドレイン
拡散層１７ｂと、前記半導体層１３上にゲート絶縁膜１
４を介して形成されたゲート電極１５とを有する第１の
発明の変形例の半導体装置により、（５）あるいは、
（４）の構造に加えて、ソース拡散層１７ａと埋込層１
３ａの間、およびドレイン拡散層１７ｂと埋込層１３ａ
の間に、前記半導体層１３より高濃度の一導電型（ｐ⁺
型）のパンチスルー防止用拡散層１６ａ，１６ｂが形成
されている半導体装置により解決され、（６）また、一
導電型の半導体基板（ｐ型Ｓｉ層）１の表面に選択的に
反対導電型（ｎ型）の埋込み層２を形成する工程と、全
面に一導電型のエピタキシャル半導体層（ｐ型Ｓｉ層）
１３を堆積する工程と、前記半導体層１３の表面にゲー
ト絶縁膜１４を形成する工程と、前記ゲート絶縁膜１４
上にゲート電極１５を形成する工程と、該ゲート電極１
５をマスクとして前記半導体層１３の表面に選択的に反
対導電型のソース拡散層１７ａおよび反対導電型のドレ
イン拡散層１７ｂとを形成する工程とを有する半導体装
置の製造方法により解決される。

【００１０】更に、図７（ｇ）に例示するように、
（７）一導電型の半導体基板（ｐ型Ｓｉ基板）２１上に
絶縁膜（下地ＳｉＯ₂ 膜）２２を介して形成された反対
導電型（ｎ型）の半導体層２３と、前記半導体層２３の
上に形成された一導電型の半導体層（ｐ型Ｓｉ層）２６
と、前記半導体層２６の表面に選択的に形成された反対
導電型（ｎ型）のソース拡散層３０ａおよび反対導電型
のドレイン拡散層３０ｂと、前記半導体層２６の上にゲ
ート絶縁膜２７を介して形成されたゲート電極（ゲート
Ｓｉ電極）２８とを有する第２の発明の半導体装置によ
り、（８）あるいは、（７）の構造に加えて前記ソース
拡散層３０ａと半導体層２３の間、およびドレイン拡散
層３０ｂと半導体層２３の間にパンチスルー防止用拡散
層（パンチスルーストッパ層）２５ａ，２５ｂが形成さ
れている半導体装置により解決され、（９）また、図６
〜７の工程（ａ）〜（ｇ）に例示するように、一導電型
の半導体基板２１上に絶縁膜（下地ＳｉＯ₂ 膜）２２を
介して反対導電型（ｎ型）の半導体層２３を形成する工
程と、半導体層２３上に一導電型の半導体層（ｐ型Ｓｉ
層）２６を形成する工程と、前記半導体層２６の表面に
ゲート絶縁膜（ゲートＳｉＯ₂ 膜）２７を形成する工程
と、前記ゲート絶縁膜２７上にゲート電極（ゲートＳｉ
電極）２８を形成する工程と、該ゲート電極２８をマス
クとして前記半導体層２６の表面に選択的に反対導電型
（ｎ型）のソース拡散層３０ａおよび反対導電型のドレ
イン拡散層３０ｂとを形成する工程とを有する半導体装
置の製造方法により解決される。

【００１１】（１０）あるいは、図８に例示される如
く、半導体基板２１上に絶縁膜２２を介して形成された
一導電型の半導体層（ｎ型Ｓｉ層）２３と、前記一導電
型の半導体層２３上に形成された反対導電型の半導体層
（ｐ型Ｓｉ層）５６と、前記反対導電型の半導体層５６
上に選択的に形成された一導電型（ｎ型）のソース拡散
層５７ａおよび一導電型（ｎ型）のドレイン拡散層５７
ｂと、少なくとも前記反対導電型の半導体層（ｐ型Ｓｉ
層）５６の露出部において、ゲート絶縁膜を介して形成
されたゲート電極５９とを有する第２の発明の変形例の
半導体装置により、（１１）あるいは、（１０）の構造
に加えて、ソース拡散層５７ａと半導体層２３の間、お
よびドレイン拡散層５７ａと埋込み層２３の間に、前記
半導体層３６よりも高濃度の反対導電型のパンチスルー
防止用拡散層５５ａ，５５ｂが形成されている半導体装
置により解決され、（１２）また、半導体基板２１上に
絶縁膜２２を介して一導電型の半導体層（ｎ型Ｓｉ層）
２３を形成する工程と、前記一導電型の半導体層２３上
に反対導電型の半導体層（ｐ型Ｓｉ層）５６を形成する
工程と、前記半導体層５６上に絶縁膜を選択的に形成す
る工程と、前記絶縁膜をマスクとして前記半導体層５６
上に半導体層を堆積して反対導電型（ｎ型）のソース拡
散層５７ａおよび反対導電型（ｎ型）のドレイン拡散層
５７ｂを形成する工程と、前記絶縁膜を除去した後、ゲ
ート絶縁膜５８を介してゲート電極５９を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
り解決される。

【００１２】

【作用】第１の発明によれば、チャネル領域としての一
導電型の半導体層３ａの直下に反対導電型の埋込み層２
を設けているので、該埋込み層２を半導体層３ａを制御
する第２ゲート電極として用いることができる。すなわ
ち、ゲート電極９にゲート電圧が印加されて半導体層３
ａ内に空乏層が広がり、かつ反転層が形成されてソース
・ドレイン間にチャネル電流が流れるとき、埋込み層２
にも該ゲート電圧と同じ極性の電圧を印加することによ
り半導体層３ａの空乏化を助け、半導体層３ａに対する
ドレイン電圧の影響を低減して、一層、短チャネル効果
を抑制することができる。

【００１３】また、埋込み層２に電圧を印加させること
により、半導体層３ａの電位を上昇させることができる
ので、実質的にＭＯＳＦＥＴのＯＮ時にのみ閾値電圧Ｖ
thを低下させることが可能になる。これにより、ドレイ
ン飽和電圧Ｖd （＝Ｖg −Ｖth）を上昇させ、また実効
移動度を上昇させるので、チャネル電流が増加して高速
動作を図ることができる。

【００１４】なお、埋込み層２によって接合容量が増加
するが、ダブルゲートによるＭＯＳＦＥＴの動作速度の
向上はそれを上廻る。更に第２の発明によれば、ＭＯＳ
ＦＥＴを、下地ＳｉＯ₂ 膜２２上の単結晶Ｓｉ層に形成
するように構成しているので、この下地ＳｉＯ₂ 膜２２
の厚さを充分厚く形成することによりソース拡散層３０
ａ、ドレイン拡散層３０ｂの接合容量の大幅な低減が可
能になり、より高速動作が可能になる。

【００１５】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明する。 （ａ）第１の発明の実施例の説明 図１（ａ）〜（ｉ）は、第１の発明の実施例に係る高速
ＭＯＳＦＥＴの製造方法を説明する工程断面図である。

【００１６】まず、同図（ａ）に示すように、ｐ型Ｓｉ
基板１の表面に、ドーズ量１×１０ ¹⁴cm^-2で選択的にリ
ンを注入して不純物濃度〜１０¹⁹cm^-3のｎ型埋込み層２
を形成する。次に、同図（ｂ）に示すように、全面にエ
ピタキシャル気相成長法によって、膜厚１００nm、不純
物濃度〜１０¹⁵cm^-3の単結晶ｐ型Ｓｉ層３を形成する。

【００１７】次いで、同図（ｃ）に示すように、熱処理
によって膜厚２０nmの熱ＳｉＯ₂ 膜４を、更にＣＶＤ法
によって膜厚２００nmのＣＶＤＳｉＯ₂ 膜５を形成す
る。しかる後、通常のリソグラフィー技術によりＣＶＤ
ＳｉＯ₂ 膜５、熱ＳｉＯ₂ 膜４を選択的にエッチング除
去して、埋込み層２上のＣＶＤＳｉＯ₂ 膜５ａ、熱Ｓｉ
Ｏ₂ 膜４ａのみ残す（同図（ｄ））。

【００１８】次に、レジスト膜Ａを堆積してパターニン
グした後（同図（ｅ））、該レジスト膜ＡおよびＣＶＤ
ＳｉＯ₂ 膜５ａをマスクとしてドーズ量２×１０¹³cm^-2
で選択的にボロンを注入し、不純物濃度〜１０¹⁸cm^-3で
のｐ型パンチスルーストッパ層６ａ，６ｂを形成する
（同図（ｆ））。次いで、同図（ｇ）に示すように、エ
ピタキシャル気相成長法により膜厚１５０nmの単結晶Ｓ
ｉ層を形成した後、ヒ素（Ａｓ⁺ ）をドーズ量２×１０
¹⁵cm^-2で注入し、不純物濃度〜１０²⁰cm^-3のｎ型ソース
拡散層７ａ，ｎ型ドレイン拡散層７ｂを形成する。

【００１９】次に、フッ酸系のエッチング液でＣＶＤＳ
ｉＯ₂ 膜５ａ、熱ＳｉＯ₂ 膜４ａを除去した後、同図
（ｈ）に示すように、熱処理によって、膜厚２０nmのゲ
ートＳｉＯ₂ 膜８を形成する。次いで、同図（ｉ）に示
すように、多結晶ＳｉからなるゲートＳｉ電極９を形成
すると、第１の発明の実施例に係る高速ＭＯＳＦＥＴが
完成する。

【００２０】このように、第１の発明の実施例の構造の
ＭＯＳＦＥＴ（第１図（ｉ））によれば、薄膜のｐ型Ｓ
ｉ層３ａ（チャネル領域）を、上側のゲートＳｉ電極９
に印加されるゲート電圧Ｖg とともに、下側の埋込み層
２に印加される電圧Ｖd によっても制御することができ
る構成にしているので、第３図に示す従来のＭＯＳＦＥ
Ｔに比べてチャネル領域の制御性を増すことができ、次
のような利点を有する。

【００２１】ＭＯＳＦＥＴをＯＮ動作させるときに
は、ゲートＳｉ電極９に正電圧を印加するが、同時に埋
込み層２側から正電圧を印加すると、ｐ型Ｓｉ層３ａ
（チャネル領域）全体の電位の上昇がすみやかに行わ
れ、これにより該ＭＯＳＦＥＴの閾値電圧Ｖthが低下す
るので、ドレイン飽和電圧Ｖd （＝Ｖg −Ｖth）が増大
するとともに、チャネル部垂直方向電界の緩和により実
効移動度が増大してチャネル電流の増大を図ることがで
きる。

【００２２】ゲートＳｉ電極９、埋込み層２から電圧
を印加することによって、ｐ型Ｓｉ層３ａ（チャネル領
域）に対するゲート電圧の制御性を高めてｐ型Ｓｉ層３
ａ（チャネル領域）に対するドレイン電圧の影響を相対
的に低減し、素子の微細化を妨げる種々の短チャネル効
果を抑制することができる。前記の如く、埋込みゲート
の形成により接合容量は増加するが、それ以上にＭＯＳ
ＦＥＴの動作速度の向上が達成される。

【００２３】なお、埋込み層２とゲート電極９とは異な
る値の電圧を印加してもよいし、また図３に平面図で示
すようにコンタクト１０を介して、互いに電気的に接続
して常に同電圧が同時に印加するようにしてもよい。ま
た、実施例では埋込み層２とソース拡散層７ａの間、お
よびドレイン拡散層７ｂの間にパンチスルーストッパ層
６ａ，６ｂを設けて、埋込み層２とソース拡散層７ａ、
ドレイン拡散層７ｂとの間でパンチスルーが生ずるのを
防いでいるが、埋込み層２の印加電圧が大きくなくパン
チスルーのおそれがない場合では、省いてもよい。

【００２４】また、本発明の実施例によれば、単結晶Ｓ
ｉ基板１上にエピタキシャル成長した単結晶ｐ型Ｓｉ層
３にＭＯＳＦＥＴを形成しているので、結晶性の劣化を
原因とするソース・ドレイン接合部でのリーク電流もな
く、またチャネル領域でのキャリア移動度の低下もな
く、かつウエハ全体にわたって電気的特性の揃った高速
・高機能のＭＯＳＦＥＴを得ることができる。

【００２５】なお、上記実施例では、半導体層３上に選
択的にソース拡散領域７ａおよびドレイン拡散領域７ｂ
を形成し、半導体層３の露出した領域３ａ上にゲート絶
縁膜８を介してゲート電極９を形成したが、これは次の
ように変形してもよい。すなわち、図１の工程（ａ）〜
（ｂ）の後、図４の工程（ｃ′）に示すように、パター
ニングされたレジスト膜（不図示）をマスクとしてドー
ズ量２×１０¹³cm^-2で選択的にボロンを注入し、不純物
濃度〜１０¹⁸cm^-3のｐ型パンチスルーストッパ層１６
ａ，１６ｂを形成する。

【００２６】その後、工程（ｄ′）に示すように、エピ
タキシャル気相成長法により単結晶ｐ型Ｓｉを成長させ
て、不純物濃度〜１０¹⁵cm^-3の単結晶ｐ型Ｓｉ層１３を
形成する。次いで、ｐ型Ｓｉ層１３をパターニングした
後、熱処理して膜厚２０nmのゲートＳｉＯ₂ 膜１４を形
成する（工程（ｅ′））。

【００２７】次に、ＣＶＤ法により多結晶Ｓｉ層を堆積
した後、パターニングしてゲート電極１５を形成する
（同図（ｆ′））。次いで、ＣＶＤ法によってＳｉＯ₂
膜を全面に形成した後、ＲＩＥ（異方性イオンエッチン
グ）法により該ＳｉＯ₂ 膜をエッチングすることによ
り、ゲート電極１５の両サイドにスペーサ１６ａ，１６
ｂを形成し、更にゲート電極１５およびスペーサ１６
ａ，１６ｂをマスクとしてヒ素をドース量２×１０¹⁵cm
^-2で注入し、不純物濃度〜１０²⁰cm^-3のｎ型ソース拡散
層１７ａ，ｎ型ドレイン拡散層１７ｂおよびチャネル領
域１３ａを形成すると、第１の発明の実施例の変形例に
係る高速ＭＯＳＦＥＴが完成する（同図（ｇ′））。 （ｂ）第２の発明の実施例の説明 図６〜７（ａ）〜（ｉ）は、第２の発明の実施例に係る
高速ＭＯＳＦＥＴの製造方法を説明する工程断面図であ
る。

【００２８】まず、図６（ａ）に示すように、ｐ型Ｓｉ
基板２１上の下地ＳｉＯ₂ 膜２２の上に形成された単結
晶Ｓｉ層（この極性のウェハは、ＳＩＭＯＸ基板として
市販されている。）にドーズ量１×１０¹⁴cm^-2で選択的
にリンを注入して不純物濃度〜１０¹⁹cm^-3のｎ型Ｓｉ層
２３を形成する。次に、同図（ｂ）に示すように、全面
にエピタキシャル気相成長法によって、膜厚１００nm、
不純物濃度〜１０¹⁵cm^-3の単結晶ｐ型Ｓｉ層２４を形成
する。

【００２９】次いで、同図（ｃ）に示すように、パター
ニングされたレジスト膜（不図示）をマスクとしてドー
ズ量２×１０¹³cm^-2で選択的にボロンを注入し、不純物
濃度〜１０¹⁸cm^-3のｐ⁺ 型パンチスルーストッパ層２５
ａ，２５ｂを形成する。その後、同図（ｄ）に示すよう
に、エピタキシャル気相成長法により単結晶ｐ型Ｓｉを
成長させて、不純物濃度〜１０¹⁵cm^-3の単結晶ｐ型Ｓｉ
層２６を形成する。

【００３０】次いで、図７（ｅ）に示すように、ｐ型Ｓ
ｉ層２６およびｎ型Ｓｉ層２３をパターニングした後、
熱処理して膜厚２０nmのゲートＳｉＯ₂ 膜２７を形成す
る。次いで、ＣＶＤ法により多結晶Ｓｉ層を堆積した
後、パターニングしてゲート電極２８を形成する（同図
（ｆ））。次に、ＣＶＤ法によってＳｉＯ₂ 膜を全面に
形成した後、ＲＩＥ（異方性イオンエッチング）法によ
り該ＳｉＯ₂ 膜をエッチングすることにより、ゲート電
極２８の両サイドにスペーサ２９ａ，２９ｂを形成し、
更にゲート電極２８およびスペーサ２９ａ，２９ｂをマ
スクとしてヒ素をドース量２×１０¹⁵cm^-2で注入し、不
純物濃度〜１０²⁰cm^-3のｎ型ソース拡散層３０ａ，ｎ型
ドレイン拡散層３０ｂおよびチャネル領域２６ａを形成
すると、第２の発明の実施例に係る高速ＭＯＳＦＥＴが
完成する（同図（ｇ））。

【００３１】このように、第２の発明の実施例の構造の
ＭＯＳＦＥＴ（図７（ｇ））によれば、第１の発明の実
施例の構造のＭＯＳＦＥＴ（図２（ｉ））と同様に、薄
膜のｐ型Ｓｉ層２６ａ（チャネル領域）を、上側のゲー
トＳｉ電極２８の印加電圧Ｖg とともに、下側のｎ型Ｓ
ｉ層２３の印加電圧Ｖb によっても制御することができ
る構成にしているので、第１の発明の実施例で説明した
効果と同様な効果（Ｖthの低下によるドレイン飽和電
圧Ｖd の増大や実効移動度の増大、短チャネル効果の
抑制) を得ることができる。

【００３２】加えて、第２の発明の実施例の構造のＭＯ
ＳＦＥＴによれば、下地ＳｉＯ₂ 膜２２の上に形成され
ているので、ｎ型ソース拡散層３０ａ，ｎ型ドレイン拡
散層３０ｂの接合容量の大幅な低減が可能になり、より
高速動作が可能になる。更に、本発明の実施例の半導体
装置の製造方法によれば、ｐ型Ｓｉ基板２１上にエピタ
キシャル成長した単結晶Ｓｉ層にＭＯＳＦＥＴを形成し
ているので、結晶性を理由とするソース・ドレイン接合
部でのリーク電流も少なく、また結晶性を理由とするキ
ャリア移動度の低下もなく、かつウエハ全体にわたって
電気的特性の揃った高速・高機能のＭＯＳＦＥＴを得る
ことができるという効果がある。

【００３３】なお、実施例では、ゲート電極２８の両側
にスペーサ２９ａ，２９ｂを設けているが、これはパン
チスルーストッパ２５ａ，２５ｂをソース・ドレインの
イオン注入時に保護するためのものであり、条件によっ
てはこれを省くことも可能である。また、第２の発明の
上記実施例では、半導体層２６の表面に選択的に不純物
を導入してソース拡散層３０ａおよびドレイン拡散層３
０ｂを形成し、半導体層２６上にゲート絶縁膜２７を介
してゲート電極２８を形成したが、第１の発明の工程
（ａ）〜（ｉ）で説明したように、リセス型のゲート電
極構造にしてもよいことは勿論である。その製造工程は
第１の発明の工程（ｃ）〜（ｉ）と同様であるので、図
８に完成後のＭＯＳＦＥＴを模式的に示す。

【００３４】図８中、２１はＳｉ基板、２２は下地Ｓｉ
Ｏ₂ 膜、２３はｎ型Ｓｉ層、５５ａ，５５ｂはｐ⁺ 型パ
ンチスルーストッパ層、５６ａはｐ型Ｓｉ層（チャネル
層）、５７ａはｎ型Ｓｉソース領域、５７ｂはｎ型Ｓｉ
ドレイン領域、５８はＳｉＯ ₂ ゲート絶縁膜、５９は多
結晶Ｓｉゲート電極である。また、各実施例では、ｎチ
ャネルＭＯＳＦＥＴを例にして説明したが、ｐチャネル
トランジスタにも適用可能であることは勿論である。但
し、その場合には、形成すべき各半導体層の不純物型の
極性や、ゲート電極、埋込み層、ソース・ドレイン電極
に印加する電圧の極性を逆にすることが必要である。従
って、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥ
Ｔとを組合せてなる相補形ＭＯＳ（ＣＭＯＳ）ＦＥＴに
も適用可能である。

【００３５】

【発明の効果】以上述べたように、第１の発明によれ
ば、チャネル領域としての一導電型の半導体層３ａの直
下に設けた反対導電型の埋込み層２を第２のゲート電極
として用いることにより、半導体層３ａに対するドレイ
ン電圧の影響を低減して、一層、短チャネル効果を抑制
することができるとともに、該半導体層３ａの電位を上
昇させることにより、ＭＯＳＦＥＴのオン時に実質的に
閾値電圧Ｖthを低下させて、ドレイン飽和電圧Ｖd （＝
Ｖg −Ｖth）を上昇させ、かつ実効移動度を上昇させる
ので、高速動作を図ることができる。

【００３６】特に、本発明によれば、第２のゲート電極
としての埋込み層２を、拡散層によって構成するので製
造が容易であり、また半導体層３も単結晶で結晶性も良
好であるから、高性能・高速のＭＯＳＦＥＴを得ること
ができる。更に第２の発明によれば、ＭＯＳＦＥＴを、
下地ＳｉＯ₂ 膜２２上の単結晶Ｓｉ層に形成するように
構成しているので、ソース拡散層３０ａ、ドレイン拡散
層３０ｂの接合容量の大幅な低減が可能になり、より高
速動作が可能になる。

【図面の簡単な説明】

【図１】第１の発明の実施例に係る半導体装置の製造方
法の説明図（その１）である。

【図２】第１の発明の実施例に係る半導体装置の製造方
法の説明図（その２）である。

【図３】第１の発明の実施例に係る半導体装置の説明図
である。

【図４】第１の発明の実施例の変形例に係る半導体装置
の製造方法の説明図（その１）である。

【図５】第１の発明の実施例の変形例に係る半導体装置
の製造方法の説明図（その２）である。

【図６】第２の発明の実施例に係る半導体装置の製造方
法の説明図（その１）である。

【図７】第２の発明の実施例に係る半導体装置の製造方
法の説明図（その２）である。

【図８】第２の発明の実施例の変形例に係る半導体装置
の説明図である。

【図９】第１の従来例の半導体装置の説明図である。

【図１０】第２の従来例の半導体装置の説明図である。

【符号の説明】

１，２１…ｐ型Ｓｉ基板（一導電型半導体基板） ２…ｎ型埋込み層（反対導電型埋込み層） ３，３ａ，２４，２６…ｐ型Ｓｉ層（一導電型半導体
層） ４，４ａ…熱ＳｉＯ₂ 膜（絶縁膜） ５，５ａ…ＣＶＤＳｉＯ₂ 膜（絶縁膜） ６ａ，６ｂ，２５ａ，２５ｂ…ｐ型パンチスルーストッ
パ層（パンチスルー防止用拡散層） ７ａ，３０ａ…ｎ型ソース拡散層（ソース拡散層） ７ｂ，３０ｂ…ｎ型ドレイン拡散層（ドレイン拡散層） ８，２７…ゲートＳｉＯ₂ 膜（ゲート絶縁膜） ９，２８…ゲートＳｉ電極（ゲート電極） ２２…下地ＳｉＯ₂ 膜 ２３…ｎ型Ｓｉ層（反対導電型半導体層） ２９ａ，２９ｂ…スペーサ

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ ３１１ Ｈ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体層（３ａ）上に選択的
   に形成された反対導電型のソース拡散層（７ａ）および
   反対導電型のドレイン拡散層（７ｂ）と、 少なくとも前記半導体層（３ａ）の露出部において、ゲ
   ート絶縁膜（８）を介して形成されたゲート電極（９）
   と、 前記ゲート電極（９）に対向するように、前記半導体層
   （３ａ）の直下に形成された反対導電型の埋込み層
   （２）とを有することを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載のソース拡散層（７ａ）
   と埋込み層（２）の間、およびドレイン拡散層（７ｂ）
   と埋込み層（２）の間に、前記半導体層（３ａ）よりも
   高濃度の一導電型のパンチスルー防止用拡散層（６ａ，
   ６ｂ）が形成されていることを特徴とする半導体装置。
3. 【請求項３】 一導電型の半導体基板（１）の表面に選
   択的に反対導電型の埋込み層（２）を形成する工程と、 全面に一導電型のエピタキシャル半導体層（３）を堆積
   する工程と、 前記半導体層（３）上に前記埋込み層（２）に対向する
   ように、絶縁膜（４，５）を選択的に形成する工程と、 前記絶縁膜（４，５）をマスクとして前記半導体層
   （３）上に半導体層を堆積して反対導電型のソース・ド
   レイン拡散層（７ａ，７ｂ）を形成する工程と、前記絶
   縁膜（４，５）を除去した後、ゲート絶縁膜（８）を介
   してゲート電極（９）を形成する工程とを有することを
   特徴とする半導体装置の製造方法。
4. 【請求項４】 一導電型の半導体層（１３ａ）と、 該半導体層（１３ａ）の表面に選択的に形成された反対
   導電型のソース拡散層（１７ａ）と反対導電型のドレイ
   ン拡散層（１７ｂ）と、 前記半導体層（１３ａ）上にゲート絶縁膜（１４）を介
   して形成されたゲート電極（１５）とを有することを特
   徴とする半導体装置。
5. 【請求項５】 請求項４記載のソース拡散層（１７ａ）
   と半導体層（１３ａ）の間、およびドレイン拡散層（１
   ７ｂ）と半導体層（１３ａ）の間にパンチスルー防止用
   拡散層（１６ａ，１６ｂ）が形成されていることを特徴
   とする半導体装置。
6. 【請求項６】 一導電型の半導体基板（１１）の表面に
   選択的に反対導電型の埋込み層（１２）を形成する工程
   と、 全面に一導電型のエピタキシャル半導体層（１３）を堆
   積する工程と、 前記半導体層（１３）の表面にゲート絶縁膜（１４）を
   形成する工程と、 前記ゲート絶縁膜（１４）上にゲート電極（１５）を形
   成する工程と、 該ゲート電極（１５）をマスクとして前記半導体層（１
   ３）の表面に選択的に反対導電型のソース拡散層（１７
   ａ）および反対導電型のドレイン拡散層（１７ｂ）とを
   形成する工程とを有することを特徴とする半導体装置の
   製造方法。
7. 【請求項７】 半導体基板（２１）上に絶縁膜（２２）
   を介して形成された一導電型の半導体層（２３）と、 前記一導電型の半導体層（２３）の上に形成された反対
   導電型の半導体層（２６ａ）と、 前記半導体層（２６ａ）の表面に選択的に形成された一
   導電型のソース拡散層（３０ａ）および一導電型のドレ
   イン拡散層（３０ｂ）と、 前記半導体層（２６ａ）の上に該ゲート絶縁膜（２７）
   を介して形成されたゲート電極（２８）とを有すること
   を特徴とする半導体装置。
8. 【請求項８】 請求項４に記載のソース拡散層（３０
   ａ）と半導体層（２３）の間、およびドレイン拡散層
   （３０ｂ）と半導体層（２３）の間にパンチスルー防止
   用拡散層（２５ａ，２５ｂ）が形成されていることを特
   徴とする半導体装置。
9. 【請求項９】 半導体基板（２１）上に絶縁膜（２２）
   を介して一導電型の半導体層（２３）を形成する工程
   と、 前記一導電型の半導体層（２３）上に反対導電型の半導
   体層（２６）を形成する工程と、 前記半導体層（２６）の表面にゲート絶縁膜（２７）を
   形成する工程と、 前記ゲート絶縁膜（２７）上にゲート電極（２８）を形
   成する工程と、 該ゲート電極（２８）をマスクとして前記半導体層（２
   ６）の表面に選択的に一導電型のソース拡散層（３０
   ａ）および一導電型のドレイン拡散層（３０ｂ）とを形
   成する工程とを有することを特徴とする半導体装置の製
   造方法。
10. 【請求項１０】 半導体基板（２１）上に絶縁膜（２
    ２）を介して形成された一導電型の半導体層（２３）
    と、 前記一導電型の半導体層（２３）上に形成された反対導
    電型の半導体層（５６ａ）と、 前記反対導電型の半導体層（５６）上に選択的に形成さ
    れた一導電型のソース拡散層（５７ａ）および一導電型
    のドレイン拡散層（５７ｂ）と、 少なくとも前記反対導電型の半導体層（５６ａ）の露出
    部において、ゲート絶縁膜を介して形成されたゲート電
    極（５９）とを有することを特徴とする半導体装置。
11. 【請求項１１】 請求項１０に記載のソース拡散層（５
    ７ａ）と埋込み層（２３）の間、およびドレイン拡散層
    （５７ｂ）と埋込み層（２３）の間に、前記半導体層
    （５６ａ）よりも高濃度の反対導電型のパンチスルー防
    止用拡散層（５５ａ，５５ｂ）が形成されていることを
    特徴とする半導体装置。
12. 【請求項１２】 半導体基板（２１）上に絶縁膜（２
    ２）を介して一導電型の半導体層（２３）を形成する工
    程と、 前記一導電型の半導体層（２３）上に反対導電型の半導
    体層（５６ａ）を形成する工程と、 前記半導体層（５６ａ）上に絶縁膜を選択的に形成する
    工程と、 前記絶縁膜をマスクとして前記半導体層（５６ａ）上に
    半導体層を堆積して反対導電型のソース拡散層（５７
    ａ）および反対導電型のドレイン拡散層（５７ｂ）を形
    成する工程と、 前記絶縁膜を除去した後、ゲート絶縁膜（５８）を介し
    てゲート電極（５９）を形成する工程とを有することを
    特徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項１又は４に記載の埋込み層
    （２）、又は請求項７又は１０に記載の半導体層（２
    ３）を、それぞれ半導体層（３ａ，１３ａ）、又は（２
    ６ａ，５６ａ）を制御するための第２のゲート電極とし
    て用いることを特徴とする半導体装置。
14. 【請求項１４】 請求項１又は４に記載の埋込み層
    （２）、又は請求項７又は１０に記載の半導体層（２
    ３）は、それぞれゲート電極（９，１５）、又は（２
    ８，５９）と電気的に接続されていることを特徴とする
    半導体装置。