JPH0478189B2 - - Google Patents
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- Publication number
- JPH0478189B2 JPH0478189B2 JP61109909A JP10990986A JPH0478189B2 JP H0478189 B2 JPH0478189 B2 JP H0478189B2 JP 61109909 A JP61109909 A JP 61109909A JP 10990986 A JP10990986 A JP 10990986A JP H0478189 B2 JPH0478189 B2 JP H0478189B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- polycrystalline silicon
- oxide film
- silicon layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は新規な電荷注入、放出領域を採用す
ることにより素子の微細化を実現する不揮発性半
導体装置の製造方法に関する。
ることにより素子の微細化を実現する不揮発性半
導体装置の製造方法に関する。
（従来の技術）
フローテイングゲート型の不揮発性半導体メモ
リはコントロールゲート電極の下層に電気的に絶
縁されたフローテイングゲート電極を設け、この
フローテイングゲート電極に電荷を誘起させてこ
れを記憶情報として保持させるようにしたもので
ある。このようなフローテイングゲート型不揮発
性半導体メモリでは、情報の書き込みや消去を行
なう際には20V程度の高電圧をコントロールゲー
ト電極に印加することにより、ゲート酸化膜を介
してフローテイングゲート電極に電荷を注入、あ
るいはフローテイングゲート電極から電荷を放出
させる。このため、情報の書き込み、消去に対す
る耐久性はフローテイングゲート電極の周囲に形
成されているゲート酸化膜の電界に対する物理的
な特性に依存する。
リはコントロールゲート電極の下層に電気的に絶
縁されたフローテイングゲート電極を設け、この
フローテイングゲート電極に電荷を誘起させてこ
れを記憶情報として保持させるようにしたもので
ある。このようなフローテイングゲート型不揮発
性半導体メモリでは、情報の書き込みや消去を行
なう際には20V程度の高電圧をコントロールゲー
ト電極に印加することにより、ゲート酸化膜を介
してフローテイングゲート電極に電荷を注入、あ
るいはフローテイングゲート電極から電荷を放出
させる。このため、情報の書き込み、消去に対す
る耐久性はフローテイングゲート電極の周囲に形
成されているゲート酸化膜の電界に対する物理的
な特性に依存する。
このようなフローテイングゲート型不揮発性半
導体メモリ（以下、EEPROMと称する）の従来
の代表的なメモリセルの構成を第２図ないし第４
図の断面図にそれぞれ示す。第２図のセルはイン
テル社タイプのものであり、５１はｐ型のシリコ
ン基板である。この基板５１上には素子領域を島
状に分離するフイールド酸化膜５２が形成されて
いる。さらに基板５１の素子領域表面にはゲート
酸化膜５３が形成されており、この素子領域には
ｎ型不純物が拡散されたソース、ドレイン領域５
４及び５５が互いに電気的に分離して形成されて
いる。ここで、ドレイン領域５５はソース領域５
４に比べて面積が広くされており、かつゲート酸
化膜５３はドレイン領域５５側のフイールド酸化
膜５２付近における一部の膜厚が薄くされ、薄膜
部５６が形成されている。また、ゲート酸化膜５
３上にはソース、ドレイン領域５４，５５相互間
のチヤネル領域上からドレイン領域５５側のフイ
ールド酸化膜５２の一部領域にかけてフローテイ
ングゲート電極５７が形成されており、その上に
は酸化膜５８を介してコントロールゲート電極５
９が形成されている。そして、これらフローテイ
ングゲート電極５７の側面及びコントロールゲー
ト電極５９の側面と上面は酸化膜６０で覆われて
いる。
導体メモリ（以下、EEPROMと称する）の従来
の代表的なメモリセルの構成を第２図ないし第４
図の断面図にそれぞれ示す。第２図のセルはイン
テル社タイプのものであり、５１はｐ型のシリコ
ン基板である。この基板５１上には素子領域を島
状に分離するフイールド酸化膜５２が形成されて
いる。さらに基板５１の素子領域表面にはゲート
酸化膜５３が形成されており、この素子領域には
ｎ型不純物が拡散されたソース、ドレイン領域５
４及び５５が互いに電気的に分離して形成されて
いる。ここで、ドレイン領域５５はソース領域５
４に比べて面積が広くされており、かつゲート酸
化膜５３はドレイン領域５５側のフイールド酸化
膜５２付近における一部の膜厚が薄くされ、薄膜
部５６が形成されている。また、ゲート酸化膜５
３上にはソース、ドレイン領域５４，５５相互間
のチヤネル領域上からドレイン領域５５側のフイ
ールド酸化膜５２の一部領域にかけてフローテイ
ングゲート電極５７が形成されており、その上に
は酸化膜５８を介してコントロールゲート電極５
９が形成されている。そして、これらフローテイ
ングゲート電極５７の側面及びコントロールゲー
ト電極５９の側面と上面は酸化膜６０で覆われて
いる。
このような構成のEEPROMセルは、ドレイン
領域５５とフローテイングゲート電極５７との間
にフローテイングゲート電極５７への電子の注
入、フローテイングゲート電極５７からの電子の
放出を行なうための薄膜部５６を設けたことが特
徴であり、ドレイン領域５５の電圧を0V（アース
電圧）に設定し、かつコントロールゲート電圧
VGを＋20Vないし＋30V程度の高電圧に設定する
ことにより、電子をドレイン領域５５から薄膜部
５６を介してフローテイングゲート電極５７に注
入する。また、コントロールゲート電圧VGを0V
に設定し、ドレイン電圧VDを＋20Vないし＋30V
程度の高電圧に設定することにより、薄膜部５６
を介してフローテイングゲート電極５７からドレ
イン領域５５に電子を放出する。このように薄膜
部５６を介して電子の注入、放出を行なうことに
より、チヤネル領域における閾値電圧Vthのシフ
トを行ない、不揮発性の情報記憶機能を得るもの
である。
領域５５とフローテイングゲート電極５７との間
にフローテイングゲート電極５７への電子の注
入、フローテイングゲート電極５７からの電子の
放出を行なうための薄膜部５６を設けたことが特
徴であり、ドレイン領域５５の電圧を0V（アース
電圧）に設定し、かつコントロールゲート電圧
VGを＋20Vないし＋30V程度の高電圧に設定する
ことにより、電子をドレイン領域５５から薄膜部
５６を介してフローテイングゲート電極５７に注
入する。また、コントロールゲート電圧VGを0V
に設定し、ドレイン電圧VDを＋20Vないし＋30V
程度の高電圧に設定することにより、薄膜部５６
を介してフローテイングゲート電極５７からドレ
イン領域５５に電子を放出する。このように薄膜
部５６を介して電子の注入、放出を行なうことに
より、チヤネル領域における閾値電圧Vthのシフ
トを行ない、不揮発性の情報記憶機能を得るもの
である。
第３図のセルはモトローラ社タイプのものであ
り、５１は第２図のものと同様にｐ型のシリコン
基板であり、この基板５１上には素子領域を島状
に分離するフイールド酸化膜５２が形成されてい
る。そして素子領域表面にはゲート酸化膜５３が
形成されており、この素子領域にはｎ型不純物の
拡散によりソース、ドレイン領域５４及び５５が
形成されている。そしてゲート酸化膜５３はチヤ
ネル領域からソース、ドレイン領域５４，５５の
一部にかかる領域の膜厚が薄くされこれにより薄
膜部５６が形成され、この薄膜部５６上にはフロ
ーテイングゲート電極５７が形成されている。さ
らにこのフローテイングゲート電極５７上は酸化
膜５８を介してコントロールゲート電極５９が形
成されている。また、これらフローテイングゲー
ト電極５７の側面及びコントロールゲート電極５
９の側面と上面には酸化膜６０で覆われている。
り、５１は第２図のものと同様にｐ型のシリコン
基板であり、この基板５１上には素子領域を島状
に分離するフイールド酸化膜５２が形成されてい
る。そして素子領域表面にはゲート酸化膜５３が
形成されており、この素子領域にはｎ型不純物の
拡散によりソース、ドレイン領域５４及び５５が
形成されている。そしてゲート酸化膜５３はチヤ
ネル領域からソース、ドレイン領域５４，５５の
一部にかかる領域の膜厚が薄くされこれにより薄
膜部５６が形成され、この薄膜部５６上にはフロ
ーテイングゲート電極５７が形成されている。さ
らにこのフローテイングゲート電極５７上は酸化
膜５８を介してコントロールゲート電極５９が形
成されている。また、これらフローテイングゲー
ト電極５７の側面及びコントロールゲート電極５
９の側面と上面には酸化膜６０で覆われている。
このような構成のEEPROMセルの特徴は、チ
ヤネル領域上及びソース、ドレイン領域５４，５
５の一部上にシリコン酸化膜によるゲート酸化膜
５３の薄膜部５６を形成したもので、フローテイ
ングゲート電極５７への電子の注入とフローテイ
ングゲート電極５７からの電子の放出は、第２図
の場合と同様な電位設定を行なうことにより、フ
ローテイングゲート電極５７とドレイン領域５５
とが重なり合つている部分において上記薄膜部５
６を介して行われる。
ヤネル領域上及びソース、ドレイン領域５４，５
５の一部上にシリコン酸化膜によるゲート酸化膜
５３の薄膜部５６を形成したもので、フローテイ
ングゲート電極５７への電子の注入とフローテイ
ングゲート電極５７からの電子の放出は、第２図
の場合と同様な電位設定を行なうことにより、フ
ローテイングゲート電極５７とドレイン領域５５
とが重なり合つている部分において上記薄膜部５
６を介して行われる。
第４図のセルはナシヨナルセミコンダクタ社タ
イプのものであり、基本的な断面構造は第３図の
ものとほぼ同様であるあるが、このセルではフロ
ーテイングゲート電極５７下部の中ほどまでドレ
イン領域５５を延長させている。そしてこの延長
したドレイン領域５５上の一部にゲート酸化膜５
３の薄膜部５６を形成し、この薄膜部５６を介し
てフローテイングゲート電極５７に対する電子の
注入、放出を行なうようにしている。
イプのものであり、基本的な断面構造は第３図の
ものとほぼ同様であるあるが、このセルではフロ
ーテイングゲート電極５７下部の中ほどまでドレ
イン領域５５を延長させている。そしてこの延長
したドレイン領域５５上の一部にゲート酸化膜５
３の薄膜部５６を形成し、この薄膜部５６を介し
てフローテイングゲート電極５７に対する電子の
注入、放出を行なうようにしている。
ところで、上記従来のEEPROMは全てトンネ
ル現象により電子の注入、放出を行なうようにし
ているので、効率良く注入、放出を行なうために
は薄膜部５６の膜厚は例えば100Å程度に薄くす
る必要がある。さらに情報の書き込み時、消去時
にはコントロールゲート電極とフローテイングゲ
ート電極との間、フローテイングゲート電極と基
板との間の容量結合比を用いて、薄い酸化膜に高
電界が印加される。通常、フローテイングゲート
電極及びコントロールゲート電極は多結晶シリコ
ンで構成されるため、この多結晶シリコン層上に
高信頼性の薄い酸化膜を形成することは困難であ
る。それ故、上記のような容量結合比を適正なも
のとするには、コントロールゲート電極とフロー
テイングゲート電極との重なり面積を大きくして
容量結合を増加させる必要がある。このために、
従来ではセル面積が大きくなり、大容量化が困難
であるという欠点がある。
ル現象により電子の注入、放出を行なうようにし
ているので、効率良く注入、放出を行なうために
は薄膜部５６の膜厚は例えば100Å程度に薄くす
る必要がある。さらに情報の書き込み時、消去時
にはコントロールゲート電極とフローテイングゲ
ート電極との間、フローテイングゲート電極と基
板との間の容量結合比を用いて、薄い酸化膜に高
電界が印加される。通常、フローテイングゲート
電極及びコントロールゲート電極は多結晶シリコ
ンで構成されるため、この多結晶シリコン層上に
高信頼性の薄い酸化膜を形成することは困難であ
る。それ故、上記のような容量結合比を適正なも
のとするには、コントロールゲート電極とフロー
テイングゲート電極との重なり面積を大きくして
容量結合を増加させる必要がある。このために、
従来ではセル面積が大きくなり、大容量化が困難
であるという欠点がある。
（発明が解決しようとする問題点）
このように従来の不揮発性半導体装置では、セ
ル面積が大きくなり、大容量化が困難であるとい
う欠点がある。
ル面積が大きくなり、大容量化が困難であるとい
う欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的はセル面積の縮小化及び
セルの高密度化が実現でき、かつ情報の書き込
み、消去の際に必要な電圧の低減化を図ることが
できる不揮発性半導体装置の製造方法を提供する
ことにある。
たものであり、その目的はセル面積の縮小化及び
セルの高密度化が実現でき、かつ情報の書き込
み、消去の際に必要な電圧の低減化を図ることが
できる不揮発性半導体装置の製造方法を提供する
ことにある。
［発明の構成］
（問題点を解決するための手段）
この発明の不揮発性半導体装置の製造方法は、
第１導電型のシリコン半導体基体の表面に素子分
離用絶縁膜を形成するとともにこの絶縁膜で分離
された島状の素子領域を形成する工程と、上記素
子領域上に第１のゲート絶縁膜を形成する工程
と、上記第１のゲート絶縁膜の一部を選択的に除
去して開口部を形成する工程と、上記開口部から
露出した基体の表面を覆うように第２導電型の不
純物を含む第１の多結晶シリコン層を選択的に形
成する工程と、熱酸化法により上記第１の多結晶
シリコン層の表面に第２のゲート絶縁膜を形成す
るとともに第１の多結晶シリコン層に含まれる第
２導電型の不純物を上記基体表面に拡散させて第
２導電型の第１のドレイン領域を形成する工程
と、上記第２のゲート絶縁膜上及び上記第１のゲ
ート絶縁膜の一部上に連続して第２の多結晶シリ
コン層を選択的に形成してフローテイングゲート
電極を形成する工程と、上記素子分離用絶縁膜及
び上記フローテイングゲート電極をマスクに用い
て上記基体の表面に第２導電型の不純物を拡散さ
せて上記第１のドレイン領域と接続するように第
２のドレイン領域を形成するとともにソース領域
を形成する工程と、上記フローテイングゲート電
極の表面に第３のゲート絶縁膜を形成する工程
と、上記第３のゲート絶縁膜上に第３の多結晶シ
リコン層を堆積してコントロールゲート電極を形
成する工程とから構成されている。
第１導電型のシリコン半導体基体の表面に素子分
離用絶縁膜を形成するとともにこの絶縁膜で分離
された島状の素子領域を形成する工程と、上記素
子領域上に第１のゲート絶縁膜を形成する工程
と、上記第１のゲート絶縁膜の一部を選択的に除
去して開口部を形成する工程と、上記開口部から
露出した基体の表面を覆うように第２導電型の不
純物を含む第１の多結晶シリコン層を選択的に形
成する工程と、熱酸化法により上記第１の多結晶
シリコン層の表面に第２のゲート絶縁膜を形成す
るとともに第１の多結晶シリコン層に含まれる第
２導電型の不純物を上記基体表面に拡散させて第
２導電型の第１のドレイン領域を形成する工程
と、上記第２のゲート絶縁膜上及び上記第１のゲ
ート絶縁膜の一部上に連続して第２の多結晶シリ
コン層を選択的に形成してフローテイングゲート
電極を形成する工程と、上記素子分離用絶縁膜及
び上記フローテイングゲート電極をマスクに用い
て上記基体の表面に第２導電型の不純物を拡散さ
せて上記第１のドレイン領域と接続するように第
２のドレイン領域を形成するとともにソース領域
を形成する工程と、上記フローテイングゲート電
極の表面に第３のゲート絶縁膜を形成する工程
と、上記第３のゲート絶縁膜上に第３の多結晶シ
リコン層を堆積してコントロールゲート電極を形
成する工程とから構成されている。
（作用）
この発明の不揮発性半導体装置では、シリコン
半導体基体の露出面上に選択的に多結晶シリコン
層を形成し、さらにこの多結晶シリコン層上に酸
化膜を形成している。このようにして形成された
酸化膜は、シリコン半導体基体上に形成された酸
化膜よりトンネル電子の注入、放出を引起こす限
界電界が半分程度に低い。このため、膜厚が比較
的厚くても効率良く電子の注入、放出を行なうこ
とができる。
半導体基体の露出面上に選択的に多結晶シリコン
層を形成し、さらにこの多結晶シリコン層上に酸
化膜を形成している。このようにして形成された
酸化膜は、シリコン半導体基体上に形成された酸
化膜よりトンネル電子の注入、放出を引起こす限
界電界が半分程度に低い。このため、膜厚が比較
的厚くても効率良く電子の注入、放出を行なうこ
とができる。
（実施例）
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第１図はこの発明に係る不揮発性半導体装置の
製造方法による各工程を示す断面図であり、一つ
のメモリセルのみが示されている。以下、この図
面を参照してその製造工程を順次説明する。
製造方法による各工程を示す断面図であり、一つ
のメモリセルのみが示されている。以下、この図
面を参照してその製造工程を順次説明する。
まず、ｐ型のシリコン半導体基板１１上に酸化
膜１２を熱酸化法により1000Å程度の厚みに成長
させる。次いでこの酸化膜１２上にシリコン窒化
膜（Si3N4膜；シリコンナイトライド膜）１３を
3000Å程度の厚みに堆積する。さらにこのシリコ
ン窒化膜１３上に図示しないフオトレジスト膜を
堆積し、このフオトレジスト膜をパターニングし
て素子領域を島状に分離するためのフイールド酸
化膜形成予定領域位置が開口されたエツチング用
のマスクを形成する。次にこのマスクを用いて上
記シリコン窒化膜１３を選択的にエツチングし
て、フイールド酸化膜形成予定領域部分を開口す
る。次いで上記フオトレジストマスクを除去した
後、予めパターニングされたシリコン窒化膜１３
をマスクに、チヤネルストツパ形成のため、ホウ
素Ｂイオンを加速電圧40KeV、ドーズ量５×
1013／cm2の条件でイオン注入し、基板１１の表面
に選択的にイオン注入領域１４を形成する（第１
図ａ図示）。
膜１２を熱酸化法により1000Å程度の厚みに成長
させる。次いでこの酸化膜１２上にシリコン窒化
膜（Si3N4膜；シリコンナイトライド膜）１３を
3000Å程度の厚みに堆積する。さらにこのシリコ
ン窒化膜１３上に図示しないフオトレジスト膜を
堆積し、このフオトレジスト膜をパターニングし
て素子領域を島状に分離するためのフイールド酸
化膜形成予定領域位置が開口されたエツチング用
のマスクを形成する。次にこのマスクを用いて上
記シリコン窒化膜１３を選択的にエツチングし
て、フイールド酸化膜形成予定領域部分を開口す
る。次いで上記フオトレジストマスクを除去した
後、予めパターニングされたシリコン窒化膜１３
をマスクに、チヤネルストツパ形成のため、ホウ
素Ｂイオンを加速電圧40KeV、ドーズ量５×
1013／cm2の条件でイオン注入し、基板１１の表面
に選択的にイオン注入領域１４を形成する（第１
図ａ図示）。
次に上記シリコン窒化膜１３を残した状態で、
H2Ｏを用いた1000℃のウエツト酸化を行ない、
基板１１の露出面に酸化膜を成長させてフイール
ド酸化膜１５を形成する。このとき、上記イオン
注入領域１４内のホウ素原子が活性化され、フイ
ールド酸化膜１５の下層にはp+型の反転防止層
１６が同時に形成される（第１図ｂ図示）。
H2Ｏを用いた1000℃のウエツト酸化を行ない、
基板１１の露出面に酸化膜を成長させてフイール
ド酸化膜１５を形成する。このとき、上記イオン
注入領域１４内のホウ素原子が活性化され、フイ
ールド酸化膜１５の下層にはp+型の反転防止層
１６が同時に形成される（第１図ｂ図示）。
次いで、ドライエツチングを行なつて上記シリ
コン窒化膜１３を除去し、続いてフツ化アンモニ
ウム溶液により上記酸化膜１２をエツチング除去
する（第１図ｃ図示）。
コン窒化膜１３を除去し、続いてフツ化アンモニ
ウム溶液により上記酸化膜１２をエツチング除去
する（第１図ｃ図示）。
次に熱酸化法により、基板１１の表面にゲート
酸化膜１７を500Å程度成長させた後、全面にフ
オトレジストを塗布し、写真蝕刻法により素子領
域の書き込み、消去用のシリコン酸化薄膜形成予
定領域が開口されたレジストパターン１８に形成
する。続いてこのパターン１８をマスクにしてフ
ツ化アンモニウム溶液により上記ゲート酸化膜１
７を選択的にエツチング除去してゲート酸化膜１
７に開口部１９を形成する（第１図ｄ図示）。
酸化膜１７を500Å程度成長させた後、全面にフ
オトレジストを塗布し、写真蝕刻法により素子領
域の書き込み、消去用のシリコン酸化薄膜形成予
定領域が開口されたレジストパターン１８に形成
する。続いてこのパターン１８をマスクにしてフ
ツ化アンモニウム溶液により上記ゲート酸化膜１
７を選択的にエツチング除去してゲート酸化膜１
７に開口部１９を形成する（第１図ｄ図示）。
次に上記レジストパターン１８を除去した後、
全面に多結晶シリコン層２０を成長させる。この
とき、この多結晶シリコン層２０にはヒ素（As）
を５×1015／cm2程度にイオン注入する。続いて、
上記多結晶シリコン層２０上に上記開口部１９を
覆うような形状の図示しないレジストパターンを
形成し、このレジストパターンをマスクに用いて
多結晶シリコン層２０を選択的にエツチングす
る。さらにこのレジストパターンを除去した後、
熱酸化法により、残存している多結晶シリコン層
２０の表面に酸化膜２１を300Å程度の厚みに形
成する。このとき、予め多結晶シリコン層２０に
含まれているヒ素イオンが基板１１の表面に拡散
され、n+型拡散層２２が同時に形成される（第
１図ｅ図示）。そして、この工程において多結晶
シリコン層２０の表面に形成された酸化膜２１
が、この後に形成されるフローテイングゲート電
極に対する電子の注入、放出を行なう際に電子が
通過する絶縁膜となる。
全面に多結晶シリコン層２０を成長させる。この
とき、この多結晶シリコン層２０にはヒ素（As）
を５×1015／cm2程度にイオン注入する。続いて、
上記多結晶シリコン層２０上に上記開口部１９を
覆うような形状の図示しないレジストパターンを
形成し、このレジストパターンをマスクに用いて
多結晶シリコン層２０を選択的にエツチングす
る。さらにこのレジストパターンを除去した後、
熱酸化法により、残存している多結晶シリコン層
２０の表面に酸化膜２１を300Å程度の厚みに形
成する。このとき、予め多結晶シリコン層２０に
含まれているヒ素イオンが基板１１の表面に拡散
され、n+型拡散層２２が同時に形成される（第
１図ｅ図示）。そして、この工程において多結晶
シリコン層２０の表面に形成された酸化膜２１
が、この後に形成されるフローテイングゲート電
極に対する電子の注入、放出を行なう際に電子が
通過する絶縁膜となる。
次に全面に多結晶シリコン層を成長させる。こ
のとき、この多結晶シリコン層にも所定の不純物
イオンをイオン注入する。続いて、この多結晶シ
リコン層上に図示しないレジストパターンを形成
する。そして、このレジストパターンをマスクに
用いて上記多結晶シリコン層を選択的にエツチン
グし、フローテイングゲート電極２３を形成す
る。また、この工程では、図示しないがメモリセ
ルの他に必要な周辺回路用のMOSトランジスタ
のゲート電極及び配線を同時にパターニングする
（第１図ｆ図示）。
のとき、この多結晶シリコン層にも所定の不純物
イオンをイオン注入する。続いて、この多結晶シ
リコン層上に図示しないレジストパターンを形成
する。そして、このレジストパターンをマスクに
用いて上記多結晶シリコン層を選択的にエツチン
グし、フローテイングゲート電極２３を形成す
る。また、この工程では、図示しないがメモリセ
ルの他に必要な周辺回路用のMOSトランジスタ
のゲート電極及び配線を同時にパターニングする
（第１図ｆ図示）。
次に、上記フローテイングゲート電極２３とフ
イールド酸化膜１５とをマスクに使用し、ヒ素イ
オン（As）を加速電圧40KeV、ドーズ量５×
1015／cm2の条件でイオン注入し、さらに基板１１
に注入されたヒ素イオンを活性化してn+型のソ
ース領域２４とドレイン領域２４を形成する。こ
のとき、ドレイン領域２５は予め形成されている
n+型拡散層２２と電気的に接続された状態にな
り、実質的なドレイン領域はドレイン領域２５と
n+型拡散層２２とから構成される（第１図ｇ図
示）。
イールド酸化膜１５とをマスクに使用し、ヒ素イ
オン（As）を加速電圧40KeV、ドーズ量５×
1015／cm2の条件でイオン注入し、さらに基板１１
に注入されたヒ素イオンを活性化してn+型のソ
ース領域２４とドレイン領域２４を形成する。こ
のとき、ドレイン領域２５は予め形成されている
n+型拡散層２２と電気的に接続された状態にな
り、実質的なドレイン領域はドレイン領域２５と
n+型拡散層２２とから構成される（第１図ｇ図
示）。
次に900℃のO2雰囲気中で30分、熱酸化を行な
い、フローテイングゲート電極２３の周囲に800
Åの厚みのコントロールゲート電極用ゲート酸化
膜２６を形成する（第１図ｈ図示）。
い、フローテイングゲート電極２３の周囲に800
Åの厚みのコントロールゲート電極用ゲート酸化
膜２６を形成する（第１図ｈ図示）。
この後、全面に多結晶シリコン層を4000Å成長
させる。次いで900℃のPOcl3の雰囲気中で30分
にわたり熱処理することによりこの多結晶シリコ
ン層中にｎ型拡散を行なつた後、さらにその上に
コントロールゲート電極形成予定部をマスクした
図示しないレジストパターンを形成し、これをマ
スクにして多結晶シリコン層を選択的にエツチン
グしてコントロールゲート電極２７を形成する
（第１図ｉ図示）。
させる。次いで900℃のPOcl3の雰囲気中で30分
にわたり熱処理することによりこの多結晶シリコ
ン層中にｎ型拡散を行なつた後、さらにその上に
コントロールゲート電極形成予定部をマスクした
図示しないレジストパターンを形成し、これをマ
スクにして多結晶シリコン層を選択的にエツチン
グしてコントロールゲート電極２７を形成する
（第１図ｉ図示）。
以降は通常のMOS型集積回路の製造工程に従
つてPSG（リン・シリコンガラス）などの層間絶
縁膜２８を堆積しこの層間絶縁膜２８に対し上記
ソース領域２４及びドレイン領域２５の表面に通
じるコンタクトホール２９，３０を開口し、この
後、金属配線材料、例えばアルミニユームを真空
蒸着法によつて被着させ、これをパターニングし
てソース電極３１及びドレイン電極３２を形成す
る。さらにこの後、表面にパツシベーシヨン膜３
３を堆積してEEPROMが完成する（第１図ｊ図
示）。
つてPSG（リン・シリコンガラス）などの層間絶
縁膜２８を堆積しこの層間絶縁膜２８に対し上記
ソース領域２４及びドレイン領域２５の表面に通
じるコンタクトホール２９，３０を開口し、この
後、金属配線材料、例えばアルミニユームを真空
蒸着法によつて被着させ、これをパターニングし
てソース電極３１及びドレイン電極３２を形成す
る。さらにこの後、表面にパツシベーシヨン膜３
３を堆積してEEPROMが完成する（第１図ｊ図
示）。
ここで、上記n+型拡散層２２はドレイン領域
２５と電気的に接続して形成されており、かつ
n+型拡散層２２はドレイン領域２５とソース領
域２４との間のチヤネル領域に形成されている。
また、多結晶シリコン層２０はこのチヤネル領域
上に形成されている。
２５と電気的に接続して形成されており、かつ
n+型拡散層２２はドレイン領域２５とソース領
域２４との間のチヤネル領域に形成されている。
また、多結晶シリコン層２０はこのチヤネル領域
上に形成されている。
このような構成のセルの初期閾値電圧Vthはゲ
ート酸化膜１７下部のチヤネル領域の閾値電圧で
決定される。なお、チヤネル領域のn+型拡散層
２２はヒ素をイオン注入することによつて形成し
ているが、これはリンイオンを注入して形成する
ようにしてもよく、あるいはヒ素とリンもしくは
これとホウ素イオンを注入して形成するようにし
てもよい。
ート酸化膜１７下部のチヤネル領域の閾値電圧で
決定される。なお、チヤネル領域のn+型拡散層
２２はヒ素をイオン注入することによつて形成し
ているが、これはリンイオンを注入して形成する
ようにしてもよく、あるいはヒ素とリンもしくは
これとホウ素イオンを注入して形成するようにし
てもよい。
このように、この実施例の方法は、多結晶シリ
コン層２０上に熱酸化により薄い酸化膜２１を形
成し、この上にフローテイングゲート電極２３を
形成したことを特徴とする。このようにして形成
された酸化シリコンによる薄い酸化膜２１を用い
ると、多結晶シリコン層２０に対する酸化膜２１
の見掛け上のバリアーハイトは、従来のシリコン
基板上に形成された酸化膜の基板に対するそれの
半分程度になる。すなわち、多結晶シリコン層２
０上に形成された酸化膜２１は、基板上に形成さ
れた酸化膜よりもトンネル電流による電子の注
入、放出を引起こす限界電界が半分程度に低くな
る。このため、上記酸化膜２１の極端な薄膜化
（例えば従来のような100Å）は必要なく、例えば
300Å程度にした場合にはセル面積は従来の約1/2
以下になる。また、コントロールゲート電極２７
とフローテイングゲート電極２３との間の重なり
面積を従来と同程度に設定した場合には、情報の
書き込み、消去時の電圧は従来の約2/3以下にす
ることができる。従つて、上記実施例の記憶装置
によれば、多結晶シリコン層２０上の酸化膜２１
の膜厚を適宜設定すれば、セル面積の縮小化及び
書込み、消去電圧の低減化が達成され、高集積化
かつ高信頼性のEEPROMが実現できる。
コン層２０上に熱酸化により薄い酸化膜２１を形
成し、この上にフローテイングゲート電極２３を
形成したことを特徴とする。このようにして形成
された酸化シリコンによる薄い酸化膜２１を用い
ると、多結晶シリコン層２０に対する酸化膜２１
の見掛け上のバリアーハイトは、従来のシリコン
基板上に形成された酸化膜の基板に対するそれの
半分程度になる。すなわち、多結晶シリコン層２
０上に形成された酸化膜２１は、基板上に形成さ
れた酸化膜よりもトンネル電流による電子の注
入、放出を引起こす限界電界が半分程度に低くな
る。このため、上記酸化膜２１の極端な薄膜化
（例えば従来のような100Å）は必要なく、例えば
300Å程度にした場合にはセル面積は従来の約1/2
以下になる。また、コントロールゲート電極２７
とフローテイングゲート電極２３との間の重なり
面積を従来と同程度に設定した場合には、情報の
書き込み、消去時の電圧は従来の約2/3以下にす
ることができる。従つて、上記実施例の記憶装置
によれば、多結晶シリコン層２０上の酸化膜２１
の膜厚を適宜設定すれば、セル面積の縮小化及び
書込み、消去電圧の低減化が達成され、高集積化
かつ高信頼性のEEPROMが実現できる。
なお、この発明は上記した実施例に限定される
ものではなく種々の変形が可能であることはいう
までもない。例えば上記実施例ではフローテイン
グゲート電極２３を多結晶シリコン層で構成する
場合について説明したが、これはモリブデン、チ
タンなどの高融点金属とシリコンとの高融点金属
シリサイド層、多結晶シリコン層と高融点金属シ
リサイド層との積層膜などにより構成するように
してもよい。
ものではなく種々の変形が可能であることはいう
までもない。例えば上記実施例ではフローテイン
グゲート電極２３を多結晶シリコン層で構成する
場合について説明したが、これはモリブデン、チ
タンなどの高融点金属とシリコンとの高融点金属
シリサイド層、多結晶シリコン層と高融点金属シ
リサイド層との積層膜などにより構成するように
してもよい。
［発明の効果］
以上説明したようにこの発明によれば、セル面
積の縮小化及びセルの高密度化が実現でき、かつ
情報の書き込み、消去の際に必要な電圧の低減化
を図ることができる不揮発性半導体装置の製造方
法を提供することができる。
積の縮小化及びセルの高密度化が実現でき、かつ
情報の書き込み、消去の際に必要な電圧の低減化
を図ることができる不揮発性半導体装置の製造方
法を提供することができる。
第１図はこの発明の実施例を説明するための断
面図、第２図ないし第４図はそれぞれ従来装置の
断面図である。 １１……ｐ型のシリコン半導体基板、１２……
酸化膜、１３……シリコン窒化膜、１４……イオ
ン注入領域、１５……フイールド酸化膜、１６…
…p+型の反転防止層、１７……ゲート酸化膜、
１８……レジストパターン、１９……開口部、２
０……多結晶シリコン層、２１……酸化膜、２２
……n+型拡散層、２３……フローテイングゲー
ト電極、２４……ソース領域、２５……ドレイン
領域、２６……コントロールゲート電極用ゲート
酸化膜、２７……コントロールゲート電極、２８
……層間絶縁膜、２９，３０……コンタクトホー
ル、３１……ソース電極、３２……ドレイン電
極、３３……パツシベーシヨン膜。
面図、第２図ないし第４図はそれぞれ従来装置の
断面図である。 １１……ｐ型のシリコン半導体基板、１２……
酸化膜、１３……シリコン窒化膜、１４……イオ
ン注入領域、１５……フイールド酸化膜、１６…
…p+型の反転防止層、１７……ゲート酸化膜、
１８……レジストパターン、１９……開口部、２
０……多結晶シリコン層、２１……酸化膜、２２
……n+型拡散層、２３……フローテイングゲー
ト電極、２４……ソース領域、２５……ドレイン
領域、２６……コントロールゲート電極用ゲート
酸化膜、２７……コントロールゲート電極、２８
……層間絶縁膜、２９，３０……コンタクトホー
ル、３１……ソース電極、３２……ドレイン電
極、３３……パツシベーシヨン膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型のシリコン半導体基体の表面に素
子分離用絶縁膜を形成するとともにこの絶縁膜で
分離された島状の素子領域を形成する工程と、 上記素子領域上に第１のゲート絶縁膜を形成す
る工程と、 上記第１のゲート絶縁膜の一部を選択的に除去
して開口部を形成する工程と、 上記開口部から露出した基体の表面を覆うよう
に第２導電型の不純物を含む第１の多結晶シリコ
ン層を選択的に形成する工程と、 熱酸化法により上記第１の多結晶シリコン層の
表面に第２のゲート絶縁膜を形成するとともに第
１の多結晶シリコン層に含まれる第２導電型の不
純物を上記基体表面に拡散させて第２導電型の第
１のドレイン領域を形成する工程と、 上記第２のゲート絶縁膜上及び上記第１のゲー
ト絶縁膜の一部上に連続して第２の多結晶シリコ
ン層を選択的に形成してフローテイングゲート電
極を形成する工程と、 上記素子分離用絶縁膜及び上記フローテイング
ゲート電極をマスクに用いて上記基体の表面に第
２導電型の不純物を拡散させて上記第１のドレイ
ン領域と接続するように第２のドレイン領域を形
成するとともにソース領域を形成する工程と、 上記フローテイングゲート電極の表面に第３の
ゲート絶縁膜を形成する工程と、 上記第３のゲート絶縁膜上に第３の多結晶シリ
コン層を堆積してコントロールゲート電極を形成
する工程と を具備したことを特徴とする不揮発性半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109909A JPS62265767A (ja) | 1986-05-14 | 1986-05-14 | 不揮発性半導体装置の製造方法 |
| KR1019870004732A KR900004731B1 (ko) | 1986-05-14 | 1987-05-14 | 불휘발성 반도체 장치와 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109909A JPS62265767A (ja) | 1986-05-14 | 1986-05-14 | 不揮発性半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62265767A JPS62265767A (ja) | 1987-11-18 |
| JPH0478189B2 true JPH0478189B2 (ja) | 1992-12-10 |
Family
ID=14522222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109909A Granted JPS62265767A (ja) | 1986-05-14 | 1986-05-14 | 不揮発性半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS62265767A (ja) |
| KR (1) | KR900004731B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489370A (en) * | 1987-09-29 | 1989-04-03 | Matsushita Electronics Corp | Semiconductor storage device |
| JPH0575134A (ja) * | 1991-08-16 | 1993-03-26 | Rohm Co Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536937A (en) * | 1978-09-04 | 1980-03-14 | Nec Corp | Nonvolatile semiconductor storage unit |
| DE3007892C2 (de) * | 1980-03-01 | 1982-06-09 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Floating-Gate-Speicherzelle |
-
1986
- 1986-05-14 JP JP61109909A patent/JPS62265767A/ja active Granted
-
1987
- 1987-05-14 KR KR1019870004732A patent/KR900004731B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR870011698A (ko) | 1987-12-26 |
| KR900004731B1 (ko) | 1990-07-05 |
| JPS62265767A (ja) | 1987-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |