JPH047870A

JPH047870A - 不揮発性半導体記憶装置

Info

Publication number: JPH047870A
Application number: JP2107516A
Authority: JP
Inventors: Takumi Miyashita; 工宮下; Toshiyuki Teramoto; 寺本　俊幸; Haruo Koizumi; 治男小泉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-04-25
Filing date: 1990-04-25
Publication date: 1992-01-13
Anticipated expiration: 2014-08-09
Also published as: JP2933090B2; US5303197A; EP0454579B1; EP0454579A3; EP0454579A2; KR950011725B1; DE69122649D1; KR910019062A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕電気的消去可能なプログラマブル・リード・オンリメモ
リ・セルを使用した不揮発性半導体記憶装置に関し、１サイクルの処理で１ビツト毎にデータの書込／消去を
行えるようにすることを目的とし、ＥＥＰＲＯｌｌＩセ
ルと、該ＥＥＦ’ＲＯＭセルの書込、消去および読出を
制御する動作信号およびその反転信号が供給される第１
および第２の制御信号線と、前記ＥＥＰＲＯＭセルと前
記第１および第２の制御信号線との間にそれぞれ設けら
れた第１および第２のトランスファーゲートと、該第１
および第２のトランスファーゲートの接続を制御する選
択信号が供給される選択信号線とを具備するように構成
する。

〔産業上の利用分野〕本発明は不揮発性半導体記憶装置に関し、特に、電気的
消去可能なプログラマブル・リード・オンリメモリ（Ｅ
ＥＰＲＯ？ｌ）・セルを使用した不揮発性半導体記憶装
置に関する。

近年、紫外線を照射して全ての記憶内容の消去を行うＨ
ＦＲＯＭに対して、プログラムされた内容を電気的に消
去することにより再プログラム可能なＥＥＰＲＯＭが注
目されている。このようなＥＥＰＲＯＭは、例えば、車
載用（使用する環境に適した制御を行うためのパラメー
タ設定）、測定器、カメラ、電話器（ダイアル記憶用）
、テレメトリ、或いは、ファジ制御用等として使用され
得る。一般に、ＥＥｒ’ＲＯＭは、所定ビット毎（例え
ば、行単位あるいはワード単位毎）に消去が行われてお
り、通常のＤＲＡＭ等と同様に、Ｉサイクルの処理で所
望の１ビツト毎にデータの書込／消去を行うことのでき
る不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が要望され
ている。

〔従来の技術〕

近年、プログラムされた内容を電気的に消去することに
より再プログラム可能なＥＥＰＲＯＭ　（不揮発性半導
体記憶装置）が注目されている。

第８図は従来の不揮発性半導体記憶装置の一例を示す回
路図である。同図に示されるように、不揮発性半導体記
憶装置は、ＥＥＰＲＯＭセル８０１．ワード選択線−５
Ｌに供給される選択信号により該セル８０１を選択する
トランスファーゲー）８３１，８３２．読み出し用のバ
イアスを発生する読出バイアス発生回路８００、書込・
消去回路８０２．および電流センス型のセンス回路８０
５を具備している。さらに、この不揮発性半導体記憶装
置は、セル８０１とセンス回路８０５との間に設けられ
リード信号Ｒ並びにコラム選択信号によって制御される
ゲートトランジスタ８２０並びに８０４．および８消去
信号に応じて所定数のＥＥＰＲＯ１’ｌセル８０１に書
き込まれた内容を消去するためのトランジスタ８５１．
８５２並びにインバータ８５３を備えている。ここで、
ＥＥＰＲＯＭセル８０１において、８０１ａはコントロ
ール電極、　８０１ｂはフローティングゲート＋　８０
１ｃはドレインそして８０１ｄはソースを示している。

このように、第８図の不揮発性半導体記憶装置は、ダミ
ーセルを用いることなく、電流センス型のセンス回路８
０５を使用して書込／消去／読出を行うようになってい
る。

また、従来、ｒＡｎ　Ｅｘｐｅｒｆｅｎｔａｌ　５−Ｖ
−Ｏｎｌｙ　２５６ｋｂｉｔ　ＣＭＯＳ　ＢＥＰＲＯＭ
　ｗｉｔｈ　ａ　Ｈｉｇｈ−ＰｅｒｆｏｒｍａｎｃｅＳ
ｉｎｇｌｅ−Ｐｏｌｙｓｉｌｉｃｏｎ　Ｃｅ１１１（Ｉ
ＥＥＥ　ＪＯＵＲＮＡＬ　０ＦＳＯＬＩＤ−ＳＴＡＴＥ
　　ＣＩＲＣＵＩＴＳ、　　ＶＯＬ、　　５Ｃ−２１，
８Ｏ５゜０ＣＴＯＢＥＲ１９８６）において、差動セン
ス回路を用いたものも捉案されている。

これら従来の不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
は、一般に、所定ビット毎（例えば、行単位毎あるいは
ワード単位毎）に消去が行われるようになっている。

〔発明が解決しようとする課題〕

上述したように、第８図に示す不揮発性半導体記憶装置
は、電流センス型のセンス回路８０５を使用して書込／
消去／読出を行うようになっているが、書き込みを行う
ために書込用ラッチを必要とし、また、読み出し時にセ
ル８０１のゲート（コントロール用電極）に加えるバイ
アス電圧を発生するためのバイアス発生回路８００をも
必要としている。そして、このバイアス発生回路８００
からのバイアス電圧をセツティングするための時間がア
クセスタイムの高速化に障害となっている。さらに、消
去サイクル（約１１１ＩＳ）と書込サイクル（約１　ｍ
ｓ）とを別々に実行する必要があるため、１回の書き換
えに要する時間が約２ｍｓとなり、且つ、データが書き
込まれるセルは一旦消去してから書き直される事になる
ためセルトランジスタの劣化が早くなるといった課題が
ある。

次に、差動センス回路を用いた従来の不揮発性半導体記
憶装置は、リテンションに悪影響を与える読み出し時に
おけるドレイン電圧の上昇を抑えることが難しく、また
、第８図の不揮発性半導体記憶装置と同様に、消去サイ
クルと書込サイクルとを別々に実行する必要があるため
、１回の書き換えに要する時間が長くなり、且つ、セル
トランジスタの劣化が著しいといった課題がある。

さらに、前述したように、従来の不揮発性半導体記憶装
置（ＥＥＰＲＯＭ）は、一般に、所定数のビット毎に消
去が行われるようになっている。

本発明は、上述した従来の不揮発性半導体記憶装置が有
する課題に鑑み、１サイクルの処理で１ビツト毎にデー
タの書込／消去を行えるようにすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係る不揮発性半導体記憶装置の原理を
示す図である。

本発明によれば、ＥＥＰＲＯＭセル１と、該ＥＥＰＲＯ
Ｍセル１の書込、消去および読出を制御する動作信号お
よびその反転信号が供給される第１および第２の制御信
号線２１．２２と、前記ＥＥＰＲＯＭセル１と前記第１
および第２の制御信号線２１．２２との間にそれぞれ設
けられた第１および第２のトランスファーゲート３１．
３２と、該第１および第２のトランスファーゲー）３１
．３２の接続を制御する選択信号が供給される選択信号
線４とを具備する不揮発性半導体記憶装置が提供される
。

〔作　用〕

本発明の不揮発性半導体記憶装置によれば、ＥＥＰＲＯ
Ｍセル１は、第１および第２のトランスファーゲート３
１．３２を介して第１および第２の制御信号線２１．２
２に接続され、該第１および第２のトランスファーゲー
１−３１．３２は、選択信号線４に供給される選択信号
により制御されるようになっている。そして、ＨＥＦＲ
ＯＭセル１は、第１および第２の制御信号線２１．２２
を介して、書込、消去および読出が行われるようになっ
ている。

これによって、１サイクルの処理で１ビツト毎にデータ
の書込／消去／読出を行えるようにすることができる。

従って、通常のＤＲＡＭ等と同様に、１サイクルの処理
で所望の１ビツト毎にデータの書込／消去／読出を行う
ことができ、アクセスタイムを高速化できると共に、セ
ルトランジスタの劣化を減少せさることができる。

〔実施例〕

以下、図面を参照して本発明に係る不揮発性半導体記憶
装置の実施例を説明する。

第２図は本発明が適用される不揮発性半導体記憶装置の
一例の全体的なシステム構成を示す図であり、具体的に
、ＥＥＰＲＯＭセルを書き込むためのシステム構成を示
すものである。同図に示されるように、不揮発性半導体
記憶装置システムは、ＥＥＰＲＯＭセル、デコーダ、ド
ライバおよびセンスアンプを有するメモリ部ｔｏ６．該
メモリ部１０６に対して書込電圧を供給するための書込
電圧発生部１００．書込タイマ１０７．アドレス・ラッ
チ回路１０８．およびデータ・ラッチ回路１０９を具備
している。

書込電圧発生部１００は２．入力された電源電圧Ｖｃｃ
を倍電圧化する倍電圧整流回路１０１．該倍電圧整流回
路１０１の出力を昇圧する昇圧回路１ｏ２．ｔｓ昇圧回
路１０２の出力を定電圧化する定電圧回路１０３　、　
ＥＥＰＩ？ＯＦセルのトンネル酸化膜の劣化を防ぐため
に定電圧回路１０３の出力を波形整形する波形整形回路
１０４および電源切断／電圧低下検出回路１．０５を備
えている。そして、書込タイマからの出力信号に応じて
波形整形された書込電圧がメモリ部１０６へ供給される
ようになっている。そして、アドレス・ラッチ回路１０
８へ供給されたアドレス信号に応じたメモリ部１０６の
アドレスに対して、データ・ラッチ回路１０９に供給さ
れたデータを書き込むようになっている。ここで、電源
切断／電圧低下検出回路１０５は、書き込み処理の途中
で電源異常（電源の切断や電圧の低下）を検出して書き
込み処理が正確に行われたか否かを出力するための回路
である。

本発明の不揮発性半導体記憶装置は、特に、メモリ部１
０６の構成に関するものである。

第３図は本発明の不揮発性半導体記憶装置の一実施例を
示す回路図である。同図に示されるように、本実施例の
不揮発性半導体記憶装置において、ＥＥＰＲＯＭセル１
は、トランスファーゲート３１および３２を介してドレ
イン・コラム線ｐｃｉ、　（２１）およびコントロール
・コラム線ＣＣＬ　（２２）に接続されている。

トランスファーゲート３１および３２のゲートには、ワ
ード選択線４　（ＷＳ１）を介してワード選択信号ＷＳ
Ｌが供給されている。

ドレイン・コラム線ＤＣＬは、ゲートトランジスタ１３
１を介してダミーセル・トランジスタ１０１のゲートに
接続され、コントロール・’：ｌラム線ＣＣＬは、ゲー
トトランジスタ１３２を介してダミーセル・トランジス
タ１０１のドレインに接続されている。

ここで、ダミーセル・トランジスタ１０１のソースは、
読出制御信号Ｒによって＠御されるゲートトランジスタ
】２２を介して接地されている。また、ゲートトランジ
スタ１３１および１３２は、ダミー・ワード選択線（Ｄ
Ｗ１）に供給されるダミー・ワード選択信号ＤＷＬによ
り制御されるようになっている。

また、ドレイン・コラム線ＤＣＬおよびコントロール・
コラム＊ＣＣＬには、書込および消去処理を行う場合に
、該ドレイン・コラム線ＤＣＬとコントロール・コラム
線ＣＣＬとの間に高電圧（例えば、７〜３０Ｖ程度）を
印加するためのポンプ回路（高電圧スイッチ回路）７１
および７２がそれぞれ設けられている。これらのポンプ
回路７１および７２は、書込／消去用電源電圧■□をボ
ンピング用クロック信号ＣＬＫ　（ＰＨＩＰＵＭＰ）に
応じて昇圧するようになっている。さらに、ドレイン・
コラム線ＤＣＬとコントロール・コラム線ＣＣＬとの間
には、書込安定化回路６が設けられている。この書込安
定化回路６は、トランジスタ６１〜６４で構成され、ト
ランジスタ６１゜６４のゲートおよびトランジスタ６２
．６３のゲトにはそれぞれ書込データＷＤおよび籠が供
給される書込データ線（ＷＤ、ＷＤ）が接続されている
。そして、トランジスタ６３および６４の接続個所から
は、ＥＥＰＲＯＭセル１に接続されるソース・コラム線
ＳＣＬが取り出されるようになっている。このソース・
コラム線ＳＣＬは、ダミー−・ワード選択信号ＤＷＬに
より制御されるゲートトランジスタ１２１を介して接地
されている。

さらに、ドレイン・コラム線ＤＣＬおよびコントロール
・コラム線ＣＣＬには、ゲートにバイアス電圧が■８が
印加されたゲートトランジスタ１６１および１６２を介
し、ノードＮ、およびＮ２においてセンス回路（差動型
センスアンプ）５が接続されている。センス回路５には
、電源電圧Ｖｃｃが印加され、また、接地電位はラッチ
・イネーブル信号ＬＥによって制御されるゲートトラン
ジスタ１１０を介して印加されるようになっている。す
なわち、ラッチ・イネーブル信号ＬＨによって、インバ
ータ１５１および１５２を介して出力される読出データ
■およびＲＤを制御するようになっている。そして、セ
ンス回路５は、ダミーセル（ダミーセルトランジスタ）
１０１およびＥＥＰｌ？ＯＭセル１を介してドレイン・
コラム線ＤＣＩ、およびコントロール・コラム線ＣＣＬ
に流れる電流の違いが！、ニー該ｃｐｐｒ＋ｏＭセル１
に書き込まれた内容を読み出すようになっている。ここ
で、ノードＮ、およびドレイン・コラム線ＤＣＬのレベ
ルは、ノードＮ２およびコン・トロール・コラム線ＣＣ
Ｌのレベルを反転したものとなっている。

ＥＥＰＲＯＭセル】は、セルトランジスタＩＪおよびコ
ントロールゲー［・１２を具備している。セルトランジ
スタ１１は、シングルポリシリコン層（浮遊ゲート層）
を有し、そのドレイン１１１　はトランスファーゲート
３１を介してドレイン・コラム線ＤＣＬに接続され、そ
のソース１１３は直接にソース・コラム線ＳＣＬに接続
されている。また、セルトランジスタ１１のゲート　（
フローティングゲート）１１２は、フントロールゲー目
２におけるコントロール電極１２ａに対向する電極（フ
ローティング電極）１２ｂに接続されている。ここで、
コントロール電極１２ａは、半導体基板表面付近に形成
した拡散領域を使用するようになっている。

次に、上述した不揮発性半導体記憶装置の実施例の動作
を説明する。

第４図は第３図の不揮発性半導体記憶装置における読出
動作を説明するための波形図である。

最初に、読出動作を説明する。まず、第４図（ａ）に示
されるように、プリチャージ制御信号面がアクティブ（
低レベル）になり、ノードＮ、およびＮ２を電源電圧Ｖ
ｃｃの電位までプリチャージする。

同時に、第４図（ｄ）および（ｅ）に示されるように、
書込データ線ＷＤおよび−Ｄは共に低レベルになる。

さらに、第４図（ｆ）に示されるように、読出制御信号
Ｒは高レベルになる。

次いで、第４図（ｂ）に示されるように、バイアス電圧
■、が上昇して、例えば、１〜４■へ向かう。そして、
第４図（ｃ）に示されるように、ワード選択信号線−５
Ｌおよびダミー・ワード選択信号線ＤＷＬが選択（高レ
ベル）される。さらに、プリチャージ制御信号ＰＣがイ
ンアクティブ（高レベル）になると、第４図（ｇ）に示
されるように、コントロール・コラム線ＣＣＬとドレイ
ン・コラム線ＤＣＬとの間、すなわち、ノードＮ、とＮ
２との間に電位差が生じることになる。

さらに、第４図（ｈ）に示されるように、ラッチ・イネ
ーブル信号ＬＨをアクティブ（高レベル）にする。これ
により、センス回路５におけるセンス（ラッチ）が確定
して出力バリッドとなる。このセンス回路５の出力は、
インバータ１５１および１５２を介して読出データ線Ｒ
ＤおよびＲＤから取り出される（第４図（ｉ）参照）。

ここで、読出時におけるリセット動作を簡単に説明する
。まず、バイアス電圧■８を低レベルとし、書込データ
線ＷＤおよびＷＤを共に高レベルとして、ノードＮ、お
よびＮｔを共に低レベルにする。

さらに、ワード選択信号線−５Ｌおよびダミー・ワード
選択信号線ＤＷＬを低レベルにする。そして、読出制御
信号Ｒを低レベルとすることにより、読出動作が終了す
ることになる。

次に、第３図の不揮発性半導体記憶装置における書込／
消去動作を説明するが、その前に、書込／消去の定義に
ついて述べる。本実施例では、ＥＥＰＲＯＭセルにおけ
るフローティング・ゲートに電子が注入された状態を消
去状態とし、必要なビットに対応したＥＥＰＲＯＭセル
におけるフローティング・ゲートから電子を流出させた
状態を書込状態とする（Ｑｌｄ　ｐ６ｆｉｎｉｔｉｏｎ
）。

すなわち、消去処理を行う場合には、第３図のＥＥＰＲ
ＯＭセル１において、コントロールゲート１２のコント
ロール電極１２ａを高レベル（高電圧）とし、セルトラ
ンジスタ１１のドレイン１１１およびソース１１３を共
に低レベルとする。これにより、セルトランジスタ１１
のトンネル酸化膜１１ａにファウラー・ノルドハイム電
流が流れ、フローティングゲート（ゲート１１２．ゲー
ト電極１２ａ）に電子が注入される結果、セルトランジ
スタ１１におけるコントロール電極１２ａから見た闇値
電圧■ＴＨが上昇する。これが、消去状態である。

また、書込処理を行う場合には、コントロール電極１２
ａを低レベルとし、ドレイン１１１を高レベル（高電圧
）とすると共に、ソース１１３をフローティング（また
は、高レベル或いは高電圧）とする。これにより、セル
トランジスタ１１のトンネル酸化膜１１ａをフローティ
ングゲート１１２からドレイン１１１へ向かって電子が
流出し、これによりセルトランジスタ１１の閾値電圧Ｖ
ｔＵが下降する。これが、書込状態である。

第５図は第３図の不揮発性半導体記憶装置における書込
／消去動作を説明するための波形図である。

最初に、書込／消去動作を説明する。まず、第５図（ａ
）に示されるように、書込データ線ＷＤおよびＷＤが書
込データによって確定（アドレスも確定）する。さらに
、第５図（ｂ）に示されるように、バイアス電圧■８が
上昇して、例えば、５■となる。

次に、第５図（ｃ）に示されるように、ラッチ・イネー
ブル信号ＬＨをアクティブ（高レベル）にする。さらに
、書込／消去用電源電圧ＶＰＦを上昇させ、ポンプ回路
（高電圧スイッチ回路）７１．７２の動作により、第５
図（ｄ）に示されるように、ドレイン・コラム線ＤＣＬ
またはコントロール・コラム線ＣＣＬの何れか高レベル
であった方の電圧が上昇して、例えば、数Ｖ〜３０Ｖ程
度に上昇して、上述した書込処理（或いは、消去処理）
が行われる。

さらに、リセット動作を説明すると、第５図（ｅ）に示
されるように、ワード選択信号線−３１、を低レベルと
し、また、バイアス電圧ｖＢを低レベルとする。これに
より、ドレイン・コラム線ＤＣＬまたはコントロール・
コラム線ＣＣＬの何れか低レベルとなる。そして、ラッ
チ・イネーブル信号ＬＥを低レベルとし、さらに、書込
／消去用電源電圧ＶＰＰも低レベルとして、書込／消去
動作が終了することになる。

第６図は第３図の不揮発性半導体記憶装置における書込
データ信号を作成するための回路の一例を示す図である
。同図に示されるように、書込データ信号作成回路６０
０は、書き込みデータ線ＷＤおよびＷＤに供給する信号
（書込データ信号−りおよびＷＤ）を作成するための回
路である。書込データ信号作成回路６００は、ＮＡＮＤ
ゲート６０１，６０４．　ＡＮＤゲート６０２，６０３
およびインバータ６０５を具備し、書込信号Ｗ、書込デ
ータの入力信号−ＤＩおよび読出時だけインアクティブ
（高レベル）でそれ以外はアクティブ（低レベル）とな
る信号Ｄ／Ｃｔｏｌｏ−信号から、書込データ信号ＷＤ
およびＷＤを形成するようになっている。

以上、説明したように、第３図に示す不揮発性半導体記
憶装置の実施例によれば、従来の不揮発性半導体記憶装
置における課題、例えば、バイアス電圧のセツティング
時間によるアクセスタイムの短縮化に関しては、バイア
ス電圧■８の負荷がゲートトランジスタ１６１，１６２
のソース電位の上昇により軽減されることになるため、
上記アクセスタイムの短縮化が阻まれることがない。そ
して、本実施例の不揮発性半導体記憶装置によれば、１
サイクルの処理で１ビツト毎にデータの書込／消去／読
出を行うことができる。従って、アクセスタイムを高速
化することができると共に、セルトランジスタの劣化を
減少せさることができる。

第７図は本発明の不揮発性半導体記憶装置の他の実施例
を示す回路図である。第７図の不揮発性半導体記憶装置
は、上述した第３図の不揮発性半導体記憶装置において
、ドレイン・コラム線ＤＣＬ。

コントロール・コラム線ＣＣＬ、ソース・コラムｆｉｓ
ｃＬを選択信号５ＥＬＬ、　５ＥＬＲによって選択制御
可能な２組に分割し、２つのＥＥＰＲＯＭセルＬＬ、Ｉ
Ｒを設けるようにしたものである。ここで、第７図の不
揮発性半導体記憶装置において、第３図の不揮発性半導
体記憶装置と同じ構成のものは、同じ参照符号が付され
ている。

すなわち、第７図に示されるように、本実施例の不揮発
性半導体記憶装置において、書込安定化回路６′には、
選択信号５ＥＬＬ、　５ＥＬＩＩによって制御されるゲ
ートトランジスタ６５ｔ、　６５．が設けられている。

また、第３図の書込安定化回路６におけるトランジスタ
６４に対応して、書込データ線間がゲートに接続された
トランジスタ６４Ｌ、　６４ｍが設けられている。これ
により、選択信号５ＥＬｔ、、　５ＥＬｉによって選択
可能な２つのソース・コラム線５ｃｔｔ。

５ＣＬＩが提供されるようになっている。

さらに、第３図の不揮発性半導体記憶装置におけるドレ
イン・コラム線Ｄｃｔ、　（２１）　、コントロール・
コラム線ＣＣＬ　（２２）に対しては、選択信号５ＥＬ
Ｌおよび５ＥＬＲによって制御されるゲートトランジス
タ１８１Ｌ、　１８２Ｌおよび１８１＋ｔ、　１８２．
ｌを介して、８亥選択信号５ＥＬＬ、　５ＥＬＲによっ
て選択可能な２つのドレイン・コラム線ＤｃＬＬ、　Ｄ
ＣＬ＊　とコントロール・コラム線ＣＣＬ□、、　ＣＣ
ＬＲが提供されるようになっている。このようにして、
２つに分割されたドレイン・コラム線ＤＣＬＬ、　ＤＣ
ＬＩＩ、コントロール・コラム線ＣＣＬＬ、　ＣＣＬＲ
およびソース・コラム綿５ＣＬＬ、　５ＣＬＲには、そ
れぞれＥＥＰＲＯＭセル１１．、ＩＲが設けられている
。また、第７図から明らかなように、ダミーセルについ
ても、２つのＥＥＰＲＯＭセルｌＬ、１．に対応して２
組が設けられている。

ここで１、ＥＥＰＲＯＭセルＩＬおよびＩＲは、第３図
で説明したものと同じものである。また、ゲートに電源
電圧Ｖｃｃが印加されたエンハンスメント型トランジス
タ１７１，１７２は、書込／消去時にドレイン・コラム
線ＤＣＬ、コントロール・コラム線ＣＣＬに印加される
高電圧（例えば、１８Ｖ以上の電圧）を直接センス回路
５へ供給しないようにして該センス回路５を保護するた
めのものである。

このように、本実施例の不揮発性半導体記憶装置は、同
一のセンス回路５．書込安定化回路６′ポンプ回路７１
．７２および一対の制御信号線２１．．２２（ドレイン
・コラム線ＤＣＬおよびコントロール・コラム線ＣＣ１
）に対して、第３図の不揮発性半導体記憶装置の２倍の
ＥＥＰＲＯＭセルを駆動することができるようになって
いる。

この第７図の不揮発性半導体記憶装置の実施例では、同
一のセンス回路５．書込安定化回路６゛ポンプ回路７１
．７２および一対の制御信号線２１．２２に対して、各
ワード選択信号線−５Ｌ毎に２つのＥＥＰＲＯＭセルＩ
ＬおよびＩＲが設けられているが、二〇ＥＥＰＲＯＭセ
ルを同一のセンス回路５および一対の制御信号線２１．
２２等に対して複数個（ｎ個）設けるようにすることも
できる。

以上、本発明の不揮発性半導体記憶装置の２つの実施例
において、ＥＥＰＲＯＭセルは様々なものが使用可能で
あるが、特に、本発明の不揮発性半導体記憶装置では、
ドレイン・コラム線ＤＣＬ、コントロール・コラム線Ｃ
ＣＬ　、ソース・コラム線ＳＣＬ　ｆＪ＜必要となるた
め、低電圧での書き込みが可能で高い書き換え再現性を
有するが、占有面積が大きいシングルポリシリコン層を
有するセルトランジスタを使用したＥＥＰＲＯＭセルが
好ましい。すなわち、シングルポリシリコンＥＥＰＲＯ
Ｍセルの上方にドＩ／イン・コラム線ＤＣＬ、コントロ
ール・コラム線ＣＣＬ、ソース・コラム線ＳＣＬを配線
すれば、該シングルポリシリコンＥＥＰＲＯＭセルが占
有するスペースを有効に利用することができる。

［発明の効果］以上、詳述したように、本発明の不揮発性半導体記憶装
置は、ＥＥＰＲＯＭセルが第１および第２のトランスフ
ァーゲートを介して書込、消去および読出を行う制御信
号が供給される第１および第２の制御信号線に接続され
、上記第１および第２のトランスファーゲートが選択信
号線に供給される選択信号により制御されるようになっ
ているので、１サイクルの処理で１ビツト毎にデータの
書込／消去／読出を行えるようにすることができる。従
って、通常のＤＲＡＭ等と同様に、１サイクルの処理で
所望の１ビツト毎にデータの書込／消去／読出を行うこ
とができ、アクセスタイムを高速化できると共に、セル
トランジスタの劣化を減少せざることができる。

【図面の簡単な説明】

第１図は本発明に係る不揮発性半導体記憶装置の原理を
示す図、第２図は本発明が適用される不揮発性半導体記憶装置の
一例の全体的な構成を示す図、第３図は本発明の不揮発
性半導体記憶装置の一実施例を示す回路図、第４図は第３図の不揮発性半導体記憶装置における読出
動作を説明するための波形図、第５図は第３図の不揮発
性半導体記憶装置における書込／消去動作を説明するた
めの波形図、第６図は第３図の不揮発性半導体記憶装置
における書込データ信号を作成するための回路の一例を
示す図、第７図は本発明の不揮発性半導体記憶装置の他の実施例
を示す回路図、第８図は従来の不揮発性半導体記憶装置の一例を示す回
路図である。（符号の説明）１・・・ＥＥＰＲＯＭセル、１１・・・セルトランジスタ、１２・・・コントロールゲート、２１・・・第１の制御信号線、２２・・・第２の制御信号線、３１・・・第１のトランスファーゲート、３２・・・第
２のトランスファーゲート、４・・・選択信号線、５・・・センス回路、６・・・書込安定化回路、１０１・・・ダミーセル・トランジスタ。

Claims

【特許請求の範囲】１、ＥＥＰＲＯＭセル（１）と、該ＥＥＰＲＯＭセルの書込、消去および読出を制御する
動作信号およびその反転信号が供給される第１および第
２の制御信号線（２１、２２）と、前記ＥＥＰＲＯＭセ
ルと前記第１および第２の制御１信号線との間にそれぞ
れ設けられた第１および第２のトランスファーゲート（
３１、３２）と、該第１および第２のトランスファーゲ
ートの接続を制御する選択信号が供給される選択信号線
（４）とを具備する不揮発性半導体記憶装置。２、前記不揮発性半導体記憶装置は、前記第１および第
２の制御信号線に対して前記ＥＥＰＲＯＭセルに対応す
るように設けられたダミーセルと、該ダミーセルおよび
該ＥＥＰＲＯＭセルを介して該第１および第２の制御信
号線に流れる電流の違いから当該ＥＥＰＲＯＭセルに書
き込まれた内容を読み出すセンス回路とをさらに具備す
る請求項第１項に記載の不揮発性半導体記憶装置。３、前記ＥＥＰＲＯＭセルは、ドレインが前記第１のト
ランスファーゲートを介して前記第１の制御信号線に接
続された浮遊ゲート層を有するセルトランジスタと、コ
ントロール電極が前記第２のトランスファーゲートを介
して前記第２の制御信号線に接続され該セルトランジス
タを制御するコントロールゲートとを具備する請求項第
１項に記載の不揮発性半導体記憶装置。４、前記不揮発性半導体記憶装置は、書き込み時に信頼
性を向上させる書込安定化回路をさらに具備し、該書込
安定化回路の出力線が前記セルトランジスタのソースに
接続されている請求項第１項に記載の不揮発性半導体記
憶装置。５、前記ＥＥＰＲＯＭセルは、選択回路を介して前記第
１および第２の制御信号線と前記書込安定化回路の出力
線とに対して並列に複数個設けられ、該選択回路に供給
される選択信号に応じて１つのＥＥＰＲＯＭセルが選択
されるようになっている請求項第４項に記載の不揮発性
半導体記憶装置。