JPH0479147B2 - - Google Patents
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- JPH0479147B2 JPH0479147B2 JP58089521A JP8952183A JPH0479147B2 JP H0479147 B2 JPH0479147 B2 JP H0479147B2 JP 58089521 A JP58089521 A JP 58089521A JP 8952183 A JP8952183 A JP 8952183A JP H0479147 B2 JPH0479147 B2 JP H0479147B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- region
- conductivity type
- impurity concentration
- gto
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はゲートターンオフサイリスタ（以下
GTOと略称する）に関するものである。
GTOと略称する）に関するものである。
一般にGTOはゲート電極に正及び負のパルス
を印加することにより、ターンオン及びターンオ
フを可能とするため、転流回路が不要であり、且
つ小型軽量にできる。またスイツチング時間が著
しく小さいので高周波で動作できるという利点を
有しているものである。
を印加することにより、ターンオン及びターンオ
フを可能とするため、転流回路が不要であり、且
つ小型軽量にできる。またスイツチング時間が著
しく小さいので高周波で動作できるという利点を
有しているものである。
この種のGTOの一般構造として第１図に示す
るものがある。
るものがある。
１は半導体基板、２はＮ型のベース領域（NB
層）である第１半導体領域で、キヤリアライフタ
イムを小さくするために金（Au）等のライフタ
イムキラーが拡散されている。３は上記半導体基
板１の他主面に拡散等により形成され、第１半導
体領域２と隣接し、かつ第１半導体領域２とＰ−
Ｎ接合（J1）を形成するＰ型のアノード領域（PE
層）である第２半導体領域、４は上記半導体基板
１の一主面に拡散等により形成され、第１半導体
領域２と隣接し、かつ第１半導体領域２とＰ−Ｎ
接合（J2）を形成するＰ型のベース領域（PB層）
である第３半導体領域、５はこの第３半導体領域
の一主面に選択的に、例えば平面形状が菊形ある
いは櫛形等の形状に形成され、上記第３半導体領
域４とＰ−Ｎ接合（J3）を形成するＮ形のカソー
ド領域（NE層）である第４半導体領域、６は上
記半導体基板１の他主面上に形成され、上記第２
半導体領域３と電気的に接続されるアノード電
極、７は上記半導体基板１の一主面上に選択的に
形成され、上記第３半導体領域４と電気的に接続
されるゲート電極、８は上記半導体基板１の一主
面上に選択的に形成され、上記第４半導体領域と
電気的に接続されるカソード電極である。
層）である第１半導体領域で、キヤリアライフタ
イムを小さくするために金（Au）等のライフタ
イムキラーが拡散されている。３は上記半導体基
板１の他主面に拡散等により形成され、第１半導
体領域２と隣接し、かつ第１半導体領域２とＰ−
Ｎ接合（J1）を形成するＰ型のアノード領域（PE
層）である第２半導体領域、４は上記半導体基板
１の一主面に拡散等により形成され、第１半導体
領域２と隣接し、かつ第１半導体領域２とＰ−Ｎ
接合（J2）を形成するＰ型のベース領域（PB層）
である第３半導体領域、５はこの第３半導体領域
の一主面に選択的に、例えば平面形状が菊形ある
いは櫛形等の形状に形成され、上記第３半導体領
域４とＰ−Ｎ接合（J3）を形成するＮ形のカソー
ド領域（NE層）である第４半導体領域、６は上
記半導体基板１の他主面上に形成され、上記第２
半導体領域３と電気的に接続されるアノード電
極、７は上記半導体基板１の一主面上に選択的に
形成され、上記第３半導体領域４と電気的に接続
されるゲート電極、８は上記半導体基板１の一主
面上に選択的に形成され、上記第４半導体領域と
電気的に接続されるカソード電極である。
このように構成されたGTOの従来例の一例と
して、次のような拡散プロフアイル等を有したも
のがある。
して、次のような拡散プロフアイル等を有したも
のがある。
半導体基板１の厚さが340μｍ、第１半導体領
域２の不純物濃度が１×1014個／cm3、第２半導体
領域３の不純物濃度及び拡散深さがそれぞれ１×
1018個／cm3、55〜65μｍ、第３半導体領域４の不
純物濃度及び拡散深さがそれぞれ１×1018個／
cm3、55〜65μｍ、第４半導体領域５の不純物濃
度、及び拡散深さがそれぞれ６×1021個／cm3、17
〜23μｍ、第１半導体領域２と第４半導体領域５
との間における第３半導体領域４の幅、つまり第
４半導体領域５直下の第３半導体領域４の厚さＬ
（以下PB幅と称す。）が40〜50μｍ、第４半導体領
域５と第３半導体領域４の拡散プロフアイルの
Ｗ・Ｐ（Working Point）が２〜９×1017個／cm3、
金の拡散量が１〜２×1013個／cm3である。
域２の不純物濃度が１×1014個／cm3、第２半導体
領域３の不純物濃度及び拡散深さがそれぞれ１×
1018個／cm3、55〜65μｍ、第３半導体領域４の不
純物濃度及び拡散深さがそれぞれ１×1018個／
cm3、55〜65μｍ、第４半導体領域５の不純物濃
度、及び拡散深さがそれぞれ６×1021個／cm3、17
〜23μｍ、第１半導体領域２と第４半導体領域５
との間における第３半導体領域４の幅、つまり第
４半導体領域５直下の第３半導体領域４の厚さＬ
（以下PB幅と称す。）が40〜50μｍ、第４半導体領
域５と第３半導体領域４の拡散プロフアイルの
Ｗ・Ｐ（Working Point）が２〜９×1017個／cm3、
金の拡散量が１〜２×1013個／cm3である。
なお、Ｗ・Ｐとは、２種の半導体ドナ不純物と
アクセプタ不純物がほぼ同数となる領域をさし、
２種のＰ、Ｎ半導体の疑似領域である。
アクセプタ不純物がほぼ同数となる領域をさし、
２種のＰ、Ｎ半導体の疑似領域である。
このような拡散プロフアイルを有したGTOに
おいては、上記Ｗ・Ｐが２〜９×1017個／cm3と小
さく、第３半導体領域４の不純物濃度１×1018
個／cm3と低いため、カソード電極８からの電子の
注入が第３半導体領域４内で再結合されるのが少
なく、第２半導体領域３へと注入されるため、
GTOを小さなゲートトリガ電流Igtで瞬時にター
ンオンさせることができるものである。
おいては、上記Ｗ・Ｐが２〜９×1017個／cm3と小
さく、第３半導体領域４の不純物濃度１×1018
個／cm3と低いため、カソード電極８からの電子の
注入が第３半導体領域４内で再結合されるのが少
なく、第２半導体領域３へと注入されるため、
GTOを小さなゲートトリガ電流Igtで瞬時にター
ンオンさせることができるものである。
しかるに、第３半導体領域４の不純物濃度が小
さいため、繰り返しターンオフできる最大の電流
値（ITGQ、以下最大ターンオフ電流と称す。）が
小さく、200AクラスのGTOとしては不向きであ
つた。つまり、第３半導体領域４の不純物濃度が
小さいため、第３半導体領域４の抵抗が大きく、
ゲート電極７へ電流が引き抜けず、局部的な電流
集中により素子の熱破壊が生じる。
さいため、繰り返しターンオフできる最大の電流
値（ITGQ、以下最大ターンオフ電流と称す。）が
小さく、200AクラスのGTOとしては不向きであ
つた。つまり、第３半導体領域４の不純物濃度が
小さいため、第３半導体領域４の抵抗が大きく、
ゲート電極７へ電流が引き抜けず、局部的な電流
集中により素子の熱破壊が生じる。
一方、最大ターンオフ電流ITGQを強くする方法
として最大ターンオフ電流ITGQが第３半導体領域
４の不純物濃度と比例関係にあることを利用し
て、単に第３半導体領域４の不純物濃度を大きく
する方法も考えられるが、ゲートトリガ電流Igt
が大きくなり、電力損失が大きくなるものであ
る。また最悪の場合には第４半導体領域５、第３
半導体領域４、及び第１半導体領域２の三層をト
ランジスタで見た時の電流増幅係数α〔NPN〕が
低下して、GTOサイリスタが動作しなくなる場
合が多々生じた。
として最大ターンオフ電流ITGQが第３半導体領域
４の不純物濃度と比例関係にあることを利用し
て、単に第３半導体領域４の不純物濃度を大きく
する方法も考えられるが、ゲートトリガ電流Igt
が大きくなり、電力損失が大きくなるものであ
る。また最悪の場合には第４半導体領域５、第３
半導体領域４、及び第１半導体領域２の三層をト
ランジスタで見た時の電流増幅係数α〔NPN〕が
低下して、GTOサイリスタが動作しなくなる場
合が多々生じた。
この発明は上記した諸事情に鑑みてなされたも
のであり、Ｐ形アノード層上にＮ形ベース層、Ｐ
形ベース層を順次積層し、該Ｐ形ベース層表面に
選択的にＮ形カソード領域を形成してなる半導体
層構造を有するゲートターンオフサイリスタにお
いて、Ｎ形カソード領域直下のＰ形ベース層の厚
さＬを50＜Ｌ≦60μｍとし、かつワーキング・ポ
イントの不純物濃度を1.0〜2.5×1018個／cm3に設
定することにより、最大ターンオフ電流が大き
く、かつゲートリガ電流が小さいゲートターンオ
フサイリスタタを提供するものである。
のであり、Ｐ形アノード層上にＮ形ベース層、Ｐ
形ベース層を順次積層し、該Ｐ形ベース層表面に
選択的にＮ形カソード領域を形成してなる半導体
層構造を有するゲートターンオフサイリスタにお
いて、Ｎ形カソード領域直下のＰ形ベース層の厚
さＬを50＜Ｌ≦60μｍとし、かつワーキング・ポ
イントの不純物濃度を1.0〜2.5×1018個／cm3に設
定することにより、最大ターンオフ電流が大き
く、かつゲートリガ電流が小さいゲートターンオ
フサイリスタタを提供するものである。
以下にこの発明の実施例を説明する。
第１図に示した構成のGTOにおいて、ゲート
トリガ電流が小さく、最大ターンオフ電流が大き
いものを得るために種々の拡散プロフアイルを有
するGTOを製造し、実験を行なつた結果、ベー
ス領域となる第１半導体領域２とカソード領域と
なる第４半導体領域５との間におけるベース領域
となる第３半導体領域４の幅（PB幅）と第３半
導体領域４と第４半導体領域５からなる拡散プロ
フアイルのＷ・Ｐとを調整することにより、最大
ターンオフ電流ITGQが非常に大きく、ゲートトリ
ガ電流が小さく、かつ制御よく安定的に製造でき
るGTOが得られることが判明した。
トリガ電流が小さく、最大ターンオフ電流が大き
いものを得るために種々の拡散プロフアイルを有
するGTOを製造し、実験を行なつた結果、ベー
ス領域となる第１半導体領域２とカソード領域と
なる第４半導体領域５との間におけるベース領域
となる第３半導体領域４の幅（PB幅）と第３半
導体領域４と第４半導体領域５からなる拡散プロ
フアイルのＷ・Ｐとを調整することにより、最大
ターンオフ電流ITGQが非常に大きく、ゲートトリ
ガ電流が小さく、かつ制御よく安定的に製造でき
るGTOが得られることが判明した。
この実験結果から得られたGTOの拡散プロフ
アイル等の一例は次のようなものである。
アイル等の一例は次のようなものである。
半導体基板として12mm角程度であり、厚さが
330〜340μｍ、第１半導体領域２の不純物濃度が
１×1014個／cm3、第２半導体領域３の不純物濃度
及び拡散深さがそれぞれ４×1018個／cm3、60〜
70μｍ、第３半導体領域４の不純物濃度及び拡散
深さがそれぞれ４×1018個／cm3、60〜70μｍ、第
４半導体領域５の不純物濃度、拡散深さ、幅、及
び長さがそれぞれ６×1021個／cm3、17〜23μｍ、
150〜300μｍ、1.5〜4.0mm、PB幅Ｌが50〜60μｍ、
第３半導体領域４と第４半導体領域５からなる拡
散プロフアイルのＷ・Ｐが1.0〜2.5×1018個／cm3
金の拡散量が１〜２×1013個／cm3である。
330〜340μｍ、第１半導体領域２の不純物濃度が
１×1014個／cm3、第２半導体領域３の不純物濃度
及び拡散深さがそれぞれ４×1018個／cm3、60〜
70μｍ、第３半導体領域４の不純物濃度及び拡散
深さがそれぞれ４×1018個／cm3、60〜70μｍ、第
４半導体領域５の不純物濃度、拡散深さ、幅、及
び長さがそれぞれ６×1021個／cm3、17〜23μｍ、
150〜300μｍ、1.5〜4.0mm、PB幅Ｌが50〜60μｍ、
第３半導体領域４と第４半導体領域５からなる拡
散プロフアイルのＷ・Ｐが1.0〜2.5×1018個／cm3
金の拡散量が１〜２×1013個／cm3である。
なお、第４半導体領域５が第３半導体領域４を
取り囲む構造になつているものであり、200〜
300AクラスのGTOである。また第４半導体領域
５の電極面積は20〜50mm2と非常に小さくて良いも
のである。
取り囲む構造になつているものであり、200〜
300AクラスのGTOである。また第４半導体領域
５の電極面積は20〜50mm2と非常に小さくて良いも
のである。
さらに、このGTOにおける、第４半導体領域
５の表面から深さ方向における拡張プロフアイル
は第２図に示すようになつているものである。第
２図において曲線ＡはRS測定法により実際に測
定した第４半導体領域５における深さ方向への不
純物濃度を示し、曲線ＢはRS測定法により実際
に測定した第３半導体領域４のPB幅における深
さ方向への不純物濃度を示し、点線Ｃは第３半導
体領域４における表面からの深さ方向への不純物
濃度の一部を示し、曲線Ｄは第１半導体領域２に
おける深さ方向の不純物濃度を示すものであり、
曲線Ａと点線Ｃとの交点が第３半導体領域４と第
４半導体領域５からなる拡散プロフアイルのＷ・
Ｐになるものである。なお、RS測定法とは広が
り抵抗測定とも言われ、半導体基板を３〜5°に研
磨し、針を当てながら抵抗値を測定するものであ
り、この測定値をＸ−Ｙレコーダにて記録するも
のである。
５の表面から深さ方向における拡張プロフアイル
は第２図に示すようになつているものである。第
２図において曲線ＡはRS測定法により実際に測
定した第４半導体領域５における深さ方向への不
純物濃度を示し、曲線ＢはRS測定法により実際
に測定した第３半導体領域４のPB幅における深
さ方向への不純物濃度を示し、点線Ｃは第３半導
体領域４における表面からの深さ方向への不純物
濃度の一部を示し、曲線Ｄは第１半導体領域２に
おける深さ方向の不純物濃度を示すものであり、
曲線Ａと点線Ｃとの交点が第３半導体領域４と第
４半導体領域５からなる拡散プロフアイルのＷ・
Ｐになるものである。なお、RS測定法とは広が
り抵抗測定とも言われ、半導体基板を３〜5°に研
磨し、針を当てながら抵抗値を測定するものであ
り、この測定値をＸ−Ｙレコーダにて記録するも
のである。
このようにして得られたGTO第３図に白丸で
示す分布のものは、最大ターンオフ電流ITGQが
400A以上であり、上記従来例のものの２〜３倍
の値を示し、200AクラスのGTOとして遮断容量
が約２倍程度の保障が必要であり、この点をも充
分満足するものであつた。しかも、ゲートトリガ
電流Igtも250〜500ｍＡと小さいものであつた。
示す分布のものは、最大ターンオフ電流ITGQが
400A以上であり、上記従来例のものの２〜３倍
の値を示し、200AクラスのGTOとして遮断容量
が約２倍程度の保障が必要であり、この点をも充
分満足するものであつた。しかも、ゲートトリガ
電流Igtも250〜500ｍＡと小さいものであつた。
次に、上記で得られたGTOの製造方法につい
て第１図を用いて説明する。まずＮ型ベース領域
となる第１半導体領域２が構成される不純物濃度
が１×1014／cm3であるシリコンからなる半導体基
板１を用意する。その後この半導体基板の両主面
にGa拡散でもつてＰ型ベース領域となる第３半
導体領域４とＰ型アノード領域となる第２半導体
領域３を形成する。この時第２、第３半導体領域
３，４ともに不純物濃度が４×1018個／cm3、拡散
深さが60〜70μｍになるように制御される。その
後、半導体基板１の一主面上に１〜2μｍの厚さ
の熱酸化膜を形成し、写真製製版技術によつて第
３半導体領域４表面の酸化膜を選択的に窓をあ
け、その後この第３半導体領域４内にリン等で拡
散して、Ｎ型カソード領域となる第４半導体領域
５を形成する。この時第４半導体領域は幅が150
〜300μｍ、長さが1.5〜4.0mmであり、第３半導体
領域４が取り囲む構造であり、不純物濃度が６×
1021個／cm3、拡散深さが17〜23μｍで、かつPB幅
Ｌが50〜60μｍになるように制御される。その
後、半導体基板の他主面側から、850℃、10分間、
金を拡散する。この時の第３半導体領域４におけ
る金の拡散量は１〜２×1013個／cm3となる。次に
第３半導体領域４からゲート電極７を、第２半導
体領域３からアノード電極６を、第４半導体領域
５からカソード電極８をそれぞれ取り出す。その
後、アノード電極６の上にパツケージの電極を取
りつけ、又カソード電極８、ゲート電極７からは
例えばAlワイヤーなどをボンデイングしてパツケ
ージの電極と接続して完成させるものである。
て第１図を用いて説明する。まずＮ型ベース領域
となる第１半導体領域２が構成される不純物濃度
が１×1014／cm3であるシリコンからなる半導体基
板１を用意する。その後この半導体基板の両主面
にGa拡散でもつてＰ型ベース領域となる第３半
導体領域４とＰ型アノード領域となる第２半導体
領域３を形成する。この時第２、第３半導体領域
３，４ともに不純物濃度が４×1018個／cm3、拡散
深さが60〜70μｍになるように制御される。その
後、半導体基板１の一主面上に１〜2μｍの厚さ
の熱酸化膜を形成し、写真製製版技術によつて第
３半導体領域４表面の酸化膜を選択的に窓をあ
け、その後この第３半導体領域４内にリン等で拡
散して、Ｎ型カソード領域となる第４半導体領域
５を形成する。この時第４半導体領域は幅が150
〜300μｍ、長さが1.5〜4.0mmであり、第３半導体
領域４が取り囲む構造であり、不純物濃度が６×
1021個／cm3、拡散深さが17〜23μｍで、かつPB幅
Ｌが50〜60μｍになるように制御される。その
後、半導体基板の他主面側から、850℃、10分間、
金を拡散する。この時の第３半導体領域４におけ
る金の拡散量は１〜２×1013個／cm3となる。次に
第３半導体領域４からゲート電極７を、第２半導
体領域３からアノード電極６を、第４半導体領域
５からカソード電極８をそれぞれ取り出す。その
後、アノード電極６の上にパツケージの電極を取
りつけ、又カソード電極８、ゲート電極７からは
例えばAlワイヤーなどをボンデイングしてパツケ
ージの電極と接続して完成させるものである。
なお、上記したPB幅Ｌが50〜60μｍであり、第
３半導体領域４と第４半導体領域５とからの拡散
プロフアイルのＷ・Ｐが１〜2.5×1018個／cm3で
ある実施例のGTOと比較するため、上記Ｗ・Ｐ
を２〜９×1017個／cm3と下げたGTO（第３図に黒
丸で示す分布のもの）を製造したところ、最大タ
ーンオフ電流ITGQは200A未満と小さく素子が破壊
してしまい、さらに上記条件のもとにPB幅Ｌを
70〜80μｍ程度に広げても同様であつた。また、
上記Ｗ・Ｐを３〜４×1018個／cm3と高くした
GTOを製造したところ、最大ターンオフ電流ITGQ
は非常に強くなつたものの、ゲートトリガ電流
Igtが大きくなりすぎ、GTOそのものが動作しな
くなり、さらに上記条件のもとにPB幅Ｌを50μｍ
より浅くしても同様であつた。つまり、上記した
PB幅Ｌが50〜60μｍ、Ｗ・Ｐが１〜2.5×1018個以
外のものは、GTOの電気特性から判断して充分
満足する特性が得られなかつたものである。
３半導体領域４と第４半導体領域５とからの拡散
プロフアイルのＷ・Ｐが１〜2.5×1018個／cm3で
ある実施例のGTOと比較するため、上記Ｗ・Ｐ
を２〜９×1017個／cm3と下げたGTO（第３図に黒
丸で示す分布のもの）を製造したところ、最大タ
ーンオフ電流ITGQは200A未満と小さく素子が破壊
してしまい、さらに上記条件のもとにPB幅Ｌを
70〜80μｍ程度に広げても同様であつた。また、
上記Ｗ・Ｐを３〜４×1018個／cm3と高くした
GTOを製造したところ、最大ターンオフ電流ITGQ
は非常に強くなつたものの、ゲートトリガ電流
Igtが大きくなりすぎ、GTOそのものが動作しな
くなり、さらに上記条件のもとにPB幅Ｌを50μｍ
より浅くしても同様であつた。つまり、上記した
PB幅Ｌが50〜60μｍ、Ｗ・Ｐが１〜2.5×1018個以
外のものは、GTOの電気特性から判断して充分
満足する特性が得られなかつたものである。
なお上記実施例では第４半導体領域５をＮ型不
純物を選択的に拡散したものとしたが、第３半導
体領域４全面にＮ型不純物を拡散して形成後、選
択エツチングによりマルチエミツタ構造にしても
のでも良く、これを連結した構造にしたものとし
ても良いものである。またAu拡散の効果を利用
しないで、アノードシヨート構造のものでも良
い。
純物を選択的に拡散したものとしたが、第３半導
体領域４全面にＮ型不純物を拡散して形成後、選
択エツチングによりマルチエミツタ構造にしても
のでも良く、これを連結した構造にしたものとし
ても良いものである。またAu拡散の効果を利用
しないで、アノードシヨート構造のものでも良
い。
この発明は以上述べたように、Ｐ形アノード層
上にＮ形ベース層、Ｐ形ベース層を順次積層し、
該Ｐ形ベース層表面に選択的にＮ形カソード領域
を形成してなる半導体層構造を有するゲートター
ンオフサイリスタにおいて、Ｎ形カソード領域直
下のＰ形ベース層の厚さＬを50＜Ｌ≦60μｍと
し、かつワーキング・ポイントの不純物濃度を
1.0〜2.5×1018個／cm3に設定したので、最大ター
ンオフ電流を400A以上と大きく増大でき、かつ
ゲートトリガ電流を250〜500ｍＡと小さく抑える
ことができる効果がある。
上にＮ形ベース層、Ｐ形ベース層を順次積層し、
該Ｐ形ベース層表面に選択的にＮ形カソード領域
を形成してなる半導体層構造を有するゲートター
ンオフサイリスタにおいて、Ｎ形カソード領域直
下のＰ形ベース層の厚さＬを50＜Ｌ≦60μｍと
し、かつワーキング・ポイントの不純物濃度を
1.0〜2.5×1018個／cm3に設定したので、最大ター
ンオフ電流を400A以上と大きく増大でき、かつ
ゲートトリガ電流を250〜500ｍＡと小さく抑える
ことができる効果がある。
また、このように不純物濃度を1.0〜2.5×1018
個／cm3に設定したとき、最大ターンオフ電流を増
大できるが、このとき特にターンオフ時間のバラ
ツキに対しては、カソード領域を幅150〜300ミク
ロン、長さ1.5〜4.0ミリメートルとしてこの間に
おいて不純物濃度を上記のようにすることによ
り、ターンオフ時間のバラツキを押えて最大ター
ンオフ電流の制御性を良くすることができる。
個／cm3に設定したとき、最大ターンオフ電流を増
大できるが、このとき特にターンオフ時間のバラ
ツキに対しては、カソード領域を幅150〜300ミク
ロン、長さ1.5〜4.0ミリメートルとしてこの間に
おいて不純物濃度を上記のようにすることによ
り、ターンオフ時間のバラツキを押えて最大ター
ンオフ電流の制御性を良くすることができる。
第１図はGTOの一般的内部構造を示す断面図、
第２図はこの発明の一実施例であるGTOの拡散
プロフアイルを示した図、第３図はこの発明の実
施例と比較例におけるPB幅とＷ・Ｐ値によるITGQ
の分布を示す図である。 図において、１は半導体基板、２は第１半導体
領域（Ｎ形ベース層）、３は第２半導体領域（Ｐ
形アノード層）、４は第３半導体領域（Ｐ形ベー
ス層）、５は第４半導体領域（Ｎ形カソード領
域）、６はアノード電極、７はゲート電極、８は
カソード電極である。
第２図はこの発明の一実施例であるGTOの拡散
プロフアイルを示した図、第３図はこの発明の実
施例と比較例におけるPB幅とＷ・Ｐ値によるITGQ
の分布を示す図である。 図において、１は半導体基板、２は第１半導体
領域（Ｎ形ベース層）、３は第２半導体領域（Ｐ
形アノード層）、４は第３半導体領域（Ｐ形ベー
ス層）、５は第４半導体領域（Ｎ形カソード領
域）、６はアノード電極、７はゲート電極、８は
カソード電極である。
Claims (1)
- 【特許請求の範囲】 １ 第２導電形アノード層上に第１導電形ベース
層、第２導電形ベース層を順次積層し、該第２導
電形ベース層表面に選択的に第１導電形カソード
領域を形成してなる半導体層構造を有するゲート
ターンオフサイリスタにおいて、 上記第２導電形ベース層の、第１導電形カソー
ド領域直下の部分の厚さＬを50＜Ｌ≦60μｍと
し、 かつ第１導電形ベース層及び第２導電形カソー
ド領域の幅150〜300ミクロン、長さ1.5〜4.0ミリ
メートルからなる間の、両導電形不純物の濃度が
同数となる領域を、1.0〜2.5×1018個／cm3の不純
物濃度を有する領域としたことを特徴とするゲー
トターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089521A JPS59214261A (ja) | 1983-05-20 | 1983-05-20 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089521A JPS59214261A (ja) | 1983-05-20 | 1983-05-20 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59214261A JPS59214261A (ja) | 1984-12-04 |
| JPH0479147B2 true JPH0479147B2 (ja) | 1992-12-15 |
Family
ID=13973101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58089521A Granted JPS59214261A (ja) | 1983-05-20 | 1983-05-20 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214261A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413313A (en) * | 1977-07-01 | 1979-01-31 | Gen Corp | Method of processing digital signal |
| JPS5917864B2 (ja) * | 1977-09-01 | 1984-04-24 | 株式会社東芝 | 半導体装置 |
| JPS5651868A (en) * | 1979-10-05 | 1981-05-09 | Nec Corp | Semiconductor device |
| JPS5812359A (ja) * | 1981-07-14 | 1983-01-24 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-05-20 JP JP58089521A patent/JPS59214261A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59214261A (ja) | 1984-12-04 |
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