JPS584829B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS584829B2 JPS584829B2 JP53036597A JP3659778A JPS584829B2 JP S584829 B2 JPS584829 B2 JP S584829B2 JP 53036597 A JP53036597 A JP 53036597A JP 3659778 A JP3659778 A JP 3659778A JP S584829 B2 JPS584829 B2 JP S584829B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- junction
- electrode
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/251—Lateral thyristors
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路、特に素子耐圧を高めたラテラ
ル型のサイリスタあるいはトランジスタなどの電極構造
に関するものである。
ル型のサイリスタあるいはトランジスタなどの電極構造
に関するものである。
ラテラル型半導体素子とは、半導体素子を構成するｐｎ
接合の全てが半導体基板の一主表面に終端し、各電極が
この主表面上にオーミツク接触され、主電流が横方向に
流れる半導体素子を云う。
接合の全てが半導体基板の一主表面に終端し、各電極が
この主表面上にオーミツク接触され、主電流が横方向に
流れる半導体素子を云う。
サイリスタは絶縁分離基板のうちの１個のｎ型導電性箪
結晶島領域中に構成される。
結晶島領域中に構成される。
先ず、ｐ型不純物を２個の領域に拡散し、ＰＥ領域、Ｐ
Ｂ領域を形成する。
Ｂ領域を形成する。
更に、ＰＢ領域にｎ型不純物を拡散して、ＮＥ領域を形
成する。
成する。
不純物が拡散されなかった領域をＮＢ領域とすると、Ｐ
Ｅ−ＮＢ−ＰＢ−ＮＥの４層でラテラル型サイリスタが
構成されることになる。
Ｅ−ＮＢ−ＰＢ−ＮＥの４層でラテラル型サイリスタが
構成されることになる。
ＰＥ領域にはアノード電極、Ｐ領域にはゲート電極、Ｎ
Ｅ領域にはカソード電極が各々オーミツク接触される。
Ｅ領域にはカソード電極が各々オーミツク接触される。
アノード電極を正、カソード電極を負とする順方向電圧
を加えた時、半導体素子の耐圧を決定るのは、ＮＥ領域
とＰＢ領域によってできるｐｎ接合Ｊ２であり、カソー
ド電極を正、アノード電極を負とする逆方向電圧を加え
た時、半導体素子の耐圧を決定するのはＰＥ領域とＮＢ
領域によってできるｐｎ接合Ｊ１である。
を加えた時、半導体素子の耐圧を決定るのは、ＮＥ領域
とＰＢ領域によってできるｐｎ接合Ｊ２であり、カソー
ド電極を正、アノード電極を負とする逆方向電圧を加え
た時、半導体素子の耐圧を決定するのはＰＥ領域とＮＢ
領域によってできるｐｎ接合Ｊ１である。
更に詳細に云えば両接合の両側にできる空間電荷領域に
よって決定される。
よって決定される。
ラテラル型半導体素子では、ｐｎ接合はブレーナ構造を
採るので、耐圧は 接合終端部の表面安定化効果と半
導体素子内部における電界集中緩和効果を較べ、その効
果の小さい方によって決定される。
採るので、耐圧は 接合終端部の表面安定化効果と半
導体素子内部における電界集中緩和効果を較べ、その効
果の小さい方によって決定される。
内部における電界集中緩和効果を増すためには、不純物
を深く拡散して、ｐｎ接合の曲率半径を太きくすればよ
いが、その場合拡散作業中に不純物は横方向にも拡散す
るので、不必要に半導体素子面積が大きくなる欠点があ
る。
を深く拡散して、ｐｎ接合の曲率半径を太きくすればよ
いが、その場合拡散作業中に不純物は横方向にも拡散す
るので、不必要に半導体素子面積が大きくなる欠点があ
る。
それゆえ、本発明の目的は、深い拡散を行なうことなく
、高耐圧の半導体集積回路を提供するにある。
、高耐圧の半導体集積回路を提供するにある。
本発明では上記目的を達成するため、ｐｎ接合がプレー
ナ構造を採る半導体素子を構成する各領域にオーミツク
接触される電極をその電極が設けられる領域に隣接する
領域上にまで誘電体膜を介して延在させると共に、半導
体素子の耐圧を決めるｐｎ接合の終端上を２個の電極が
延在する部分では、そのｐｎ接合の終端する部分に対し
、両電極の僅少間隙を斜めに延在させ、かつ、その幅を
略一定にすることを特徴としている。
ナ構造を採る半導体素子を構成する各領域にオーミツク
接触される電極をその電極が設けられる領域に隣接する
領域上にまで誘電体膜を介して延在させると共に、半導
体素子の耐圧を決めるｐｎ接合の終端上を２個の電極が
延在する部分では、そのｐｎ接合の終端する部分に対し
、両電極の僅少間隙を斜めに延在させ、かつ、その幅を
略一定にすることを特徴としている。
以下、本発明を図面に示した実施例に従って説明する。
第１図、第２図において、誘電体絶縁分離基板１は多結
晶半導体支持領域２に誘電体であるＳｉＯ２膜３を介し
て単結晶半導体島領域４を支持した構成をとっている。
晶半導体支持領域２に誘電体であるＳｉＯ２膜３を介し
て単結晶半導体島領域４を支持した構成をとっている。
皐領域４はｎ型導電性でｐ型不純物を２個の領域に拡散
して一方をＰ領域５、他方をＰＢ領域６とし、ＰＢ領域
６にはｎ型不純物を更に拡散してＮＥ領域７とする。
して一方をＰ領域５、他方をＰＢ領域６とし、ＰＢ領域
６にはｎ型不純物を更に拡散してＮＥ領域７とする。
ｐ，ｎ両型不純物が拡散されなかつたｎ型領域をＮＢ領
域８とすると、ＰＥ，ＮＢ，ＰＢおよびＮＥの各領域５
〜８によってラテラル型サイリスタが構成される。
域８とすると、ＰＥ，ＮＢ，ＰＢおよびＮＥの各領域５
〜８によってラテラル型サイリスタが構成される。
ＰＥとＮＢ，ＮＢとＰＢ，ＰＢとＮＢの各領域が隣接し
て形成するｐｎ接合Ｊ１〜Ｊ３は全て、島領域４の主表
面上に終端し、プレーナ構造となっている。
て形成するｐｎ接合Ｊ１〜Ｊ３は全て、島領域４の主表
面上に終端し、プレーナ構造となっている。
基板１の上面に表面安定化のための誘電体膜であるＳｉ
０２膜９が設けられている。
０２膜９が設けられている。
ＰＦ，ＰＢ，ＮＥの各領域５〜７上のＳｉ０２膜９に窓
開がされ、ここから、アノード、ゲート、カソードの各
電極１０〜１２が各領域５〜７にオーミツク（低抵抗）
接触している。
開がされ、ここから、アノード、ゲート、カソードの各
電極１０〜１２が各領域５〜７にオーミツク（低抵抗）
接触している。
第１図では、オーミツク接触している領域をハツチング
して示している。
して示している。
ここで、アノード電極１０は、Ｓｉ０２膜９を介してＮ
Ｂ領域８上に延在するように設けられる。
Ｂ領域８上に延在するように設けられる。
また、ゲート電極１１はＳｉＯ２膜９を介してＮＢ領域
８上に延在するように形成され、カソード電極１２はＳ
ｉＯ２膜９を介してＰＲ領域６、ＮＢ領域８上に延在す
るように設けられるが、ゲート電極１１とカソード電極
１２との間は、電気的に絶縁する必要があるために、僅
少間隙１３が設けられる。
８上に延在するように形成され、カソード電極１２はＳ
ｉＯ２膜９を介してＰＲ領域６、ＮＢ領域８上に延在す
るように設けられるが、ゲート電極１１とカソード電極
１２との間は、電気的に絶縁する必要があるために、僅
少間隙１３が設けられる。
さらに、ＮＢ領域６のｐｎ接合Ｊ２に近傍する領域上に
於けるゲート電極１１とカソード電極１２との僅少間隙
１３はｐｎ接合Ｊ２の終端する部分に対して、一定の傾
斜をもち、略平行となるように設けられる。
於けるゲート電極１１とカソード電極１２との僅少間隙
１３はｐｎ接合Ｊ２の終端する部分に対して、一定の傾
斜をもち、略平行となるように設けられる。
次に本発明の原理を説明する。
半導体集積回路に構成されるサイリスタはあまりに小型
であるので、ゲート・カンード電極１１，１２間に抵抗
を接続することによって、アノード・カソード電極１０
，１２間に加わることがある急峻な立ち上りパルスによ
ってｐｎ接合Ｊ２に変位電流が流れ、誤点弧するレート
効果を抑え、ｄｖ／ｄｔ耐量の向上を図っている。
であるので、ゲート・カンード電極１１，１２間に抵抗
を接続することによって、アノード・カソード電極１０
，１２間に加わることがある急峻な立ち上りパルスによ
ってｐｎ接合Ｊ２に変位電流が流れ、誤点弧するレート
効果を抑え、ｄｖ／ｄｔ耐量の向上を図っている。
アノード電極１０とカソード電極１２間に電圧が印加さ
れた場合、Ｐ 領域６の電位はゲート・カンード電極１
１．１２間に接続されている上記抵抗によってＮＥ領域
７と同電位となる。
れた場合、Ｐ 領域６の電位はゲート・カンード電極１
１．１２間に接続されている上記抵抗によってＮＥ領域
７と同電位となる。
その結果、アノード電極１０を正電位カソード電極１２
を負電位とする電圧が印加された場合は、ゲート・カソ
ード電極１１，１２の電界効果によりＮＢ領域８の表面
部に正電荷が発生し、ｐｎ接合Ｊ２の両側に生ずる空間
電荷領域のうち、ＮＢ領域８におけるものはゲート・カ
ソード両電極１１，１２の延在する部分にまで拡がる。
を負電位とする電圧が印加された場合は、ゲート・カソ
ード電極１１，１２の電界効果によりＮＢ領域８の表面
部に正電荷が発生し、ｐｎ接合Ｊ２の両側に生ずる空間
電荷領域のうち、ＮＢ領域８におけるものはゲート・カ
ソード両電極１１，１２の延在する部分にまで拡がる。
また、アノード電極１０を負電位、カソード電極１２を
正電位とする電圧が加わった場合は、ｐｎ接合Ｊ１の両
側に生ずる空間電荷領域のうちＮＢ領域８におけるもの
は、アノード電極１０の電界効果によりアノード電極１
０の延在する部分にまで拡がる。
正電位とする電圧が加わった場合は、ｐｎ接合Ｊ１の両
側に生ずる空間電荷領域のうちＮＢ領域８におけるもの
は、アノード電極１０の電界効果によりアノード電極１
０の延在する部分にまで拡がる。
空間電荷領域が拡がることにより、空間電荷領域内の電
界は弱められ、なだれ降伏電圧は高くなる。
界は弱められ、なだれ降伏電圧は高くなる。
従って、半導体素子の耐圧は高くなる。ところで、ｐｎ
接合Ｊ１の主表面に終端する全部分は、ＳｉＯ２膜を介
してアノード電極１０が延在し、アノード電極に覆われ
ているが、ｐｎ接合Ｊ２の主表面に終端する部分の一部
には、僅少間隙１３が存在する。
接合Ｊ１の主表面に終端する全部分は、ＳｉＯ２膜を介
してアノード電極１０が延在し、アノード電極に覆われ
ているが、ｐｎ接合Ｊ２の主表面に終端する部分の一部
には、僅少間隙１３が存在する。
これは、ＰＢ領域６、Ｎ領域７からゲート電極１１、カ
ソード電極１２を互いに電気的に絶縁する必要があるた
めで、この僅少間隙１３の部分では、空間電荷領域が拡
がらず、耐圧はｐｎ接合Ｊ１より低くなる。
ソード電極１２を互いに電気的に絶縁する必要があるた
めで、この僅少間隙１３の部分では、空間電荷領域が拡
がらず、耐圧はｐｎ接合Ｊ１より低くなる。
そこで、本発明では第１図に示した実施例のように、Ｎ
Ｂ領域６の主表面上の僅少間隙１３は、その幅が略一定
で、かつ、ｐｎ接合Ｊ２の主表面に終端する部分に対し
て一定の傾斜をもつように設ける。
Ｂ領域６の主表面上の僅少間隙１３は、その幅が略一定
で、かつ、ｐｎ接合Ｊ２の主表面に終端する部分に対し
て一定の傾斜をもつように設ける。
第３図は、僅少間隙１３をｐｎ接合Ｊ２の主表面に終端
する部分に対して垂直に設ける場合（第３図ａ）と、本
発明の実施例のように一定の傾斜をもつ様に設ける場合
（第３図ｂ）とに於ける空間電荷領域１４の拡がりを示
す拡大図である。
する部分に対して垂直に設ける場合（第３図ａ）と、本
発明の実施例のように一定の傾斜をもつ様に設ける場合
（第３図ｂ）とに於ける空間電荷領域１４の拡がりを示
す拡大図である。
第３図ａでは、僅少間隙１３の部分の空間電荷領域１４
は拡がりが少ないが、第３図ｂに示す本発明の実施例に
於いては、ゲート電極１１、カソード電極１２のＢに示
す部分の電界効果により僅少間隙１３の部分の空間電荷
領域１４が第３図ａに比べて拡がる。
は拡がりが少ないが、第３図ｂに示す本発明の実施例に
於いては、ゲート電極１１、カソード電極１２のＢに示
す部分の電界効果により僅少間隙１３の部分の空間電荷
領域１４が第３図ａに比べて拡がる。
従って、本実施例によればゲート電極１１、カソード電
極１２間に、僅少間隙１３が設けられていても、僅少間
隙１３の部分の空間電荷領域１４は充分に延び、半導体
素子の耐圧は充分向上させることができる。
極１２間に、僅少間隙１３が設けられていても、僅少間
隙１３の部分の空間電荷領域１４は充分に延び、半導体
素子の耐圧は充分向上させることができる。
本発明は実施例に挙げたサイリスタに限らず、トランジ
スタなどにも適用できるものである。
スタなどにも適用できるものである。
また、絶縁分離基板についても、誘電体分離型に限らず
、ｐｎ接合分離型などにおいても適用できる。
、ｐｎ接合分離型などにおいても適用できる。
以上述べた様に、本発明によれば、高耐圧の半導体集積
回路を得ることができる。
回路を得ることができる。
第１図は本発明の一実施例を示す半導体集積回路の平面
図、第２図は第１図の■一■切断線に沿った縦断面図、
第３図は第１図に示す一実施例の空間電荷領域の拡がり
を示す拡大図である。 ５・・・ＰＥ，領域、６・・・ＰＲ領域、７・・・Ｎ領
域、８・・・Ｎ 領域、９・・・誘電体膜、１０・・・
アノード電極、１１・・・ゲート電極、１２・・・カソ
ード電極、１３・・・僅少間隙、１４・・・空間電荷領
域。
図、第２図は第１図の■一■切断線に沿った縦断面図、
第３図は第１図に示す一実施例の空間電荷領域の拡がり
を示す拡大図である。 ５・・・ＰＥ，領域、６・・・ＰＲ領域、７・・・Ｎ領
域、８・・・Ｎ 領域、９・・・誘電体膜、１０・・・
アノード電極、１１・・・ゲート電極、１２・・・カソ
ード電極、１３・・・僅少間隙、１４・・・空間電荷領
域。
Claims (1)
- １ 一対の主表面を有し、その一部に、一方の主表面に
露出する第１導電型の第１の領域、上記第１の領域との
間に形成される第１のｐｎ接合が上記一方の主表面に終
端するように上記第１の領域内に形成される第２導電型
の第２の領域、上記第２の領域との間に形成される第２
のｐｎ接合が上記一方の主表面に終端するように上記第
２の領域内に形成される第１導電型の第３の領域、を有
する半導体基体と、上記一方の主表面に於いて上記第２
の領域に低抵抗接触し、かつ誘電体膜を介して少なくと
も上記第１の領域上に延在するように形成される第１の
電極と、上記一方の主表面に於いて上記第３の領域に低
抵抗接触し、かつ誘電体膜を介して上記第２の領域を越
えて上記第１の領域上に延在するように形成される第２
の電極とを有し、上記第１の電極及び第２の電極のうち
いずれか一方が他方を略包囲するように誘電体膜を介し
て上記第１のｐｎ接合終端部上に延在し、上記第１の電
極と上記第２の電極とは、上記第１０のｐｎ接合終端部
上からそれに隣接する上記第１の領域の上記第１のｐｎ
接合に近傍する領域上に於いてそれぞれの対向面が上記
第１のｐｎ接合終端部と一定の傾斜をもち、略平行な僅
少間隙を介して面していることを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53036597A JPS584829B2 (ja) | 1978-03-31 | 1978-03-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53036597A JPS584829B2 (ja) | 1978-03-31 | 1978-03-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54129887A JPS54129887A (en) | 1979-10-08 |
| JPS584829B2 true JPS584829B2 (ja) | 1983-01-27 |
Family
ID=12474187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53036597A Expired JPS584829B2 (ja) | 1978-03-31 | 1978-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584829B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054849U (ja) * | 1983-09-21 | 1985-04-17 | 株式会社シマノ | フリ−ホイ−ル |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753944A (en) * | 1980-09-17 | 1982-03-31 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS58153367A (ja) * | 1982-03-05 | 1983-09-12 | Hitachi Ltd | プレ−ナ型半導体装置 |
| JPS5939066A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路 |
| JP2782758B2 (ja) * | 1989-02-17 | 1998-08-06 | 日本電気株式会社 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144885A (ja) * | 1974-10-16 | 1976-04-16 | Hitachi Ltd | Handotaishusekikairo |
| JPS5199478A (ja) * | 1975-02-28 | 1976-09-02 | Hitachi Ltd | Handotaishusekikairo |
-
1978
- 1978-03-31 JP JP53036597A patent/JPS584829B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054849U (ja) * | 1983-09-21 | 1985-04-17 | 株式会社シマノ | フリ−ホイ−ル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54129887A (en) | 1979-10-08 |
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