JPH0479616A - データ並べ替え装置 - Google Patents
データ並べ替え装置Info
- Publication number
- JPH0479616A JPH0479616A JP2193621A JP19362190A JPH0479616A JP H0479616 A JPH0479616 A JP H0479616A JP 2193621 A JP2193621 A JP 2193621A JP 19362190 A JP19362190 A JP 19362190A JP H0479616 A JPH0479616 A JP H0479616A
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- Japan
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- data
- address
- memory
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- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業の利用分野
本発明は、画像情報や音声情報をブロック化してブロッ
ク毎に並び替えるデータ並び替え装置に関するものであ
る。
ク毎に並び替えるデータ並び替え装置に関するものであ
る。
従来の技術
画像情報はそのデータ量が非常に大きいため、伝送また
は記録する場合に、データ量を削減するために高能率符
号化を用いることが多い。高能率符号化は画像情報の持
つ冗長成分を除去してデータ量を圧縮する手段である。
は記録する場合に、データ量を削減するために高能率符
号化を用いることが多い。高能率符号化は画像情報の持
つ冗長成分を除去してデータ量を圧縮する手段である。
高能率符号化としては、入力された標本値をまず隣接す
る複数の画素からなるブロックに分割し、各ブロック毎
に符号化することが多い。
る複数の画素からなるブロックに分割し、各ブロック毎
に符号化することが多い。
一方ディジタルＶＴＲ等では誤り修正や高能率符号化の
効果を上げるために各フィールドまたはフレーム単位（
ユニット）でブロック毎に並び替える。この例を第４図
に示す。第４図の１は入力部、２はスイッチ、３は第１
フレームメモリ、４は第２フレームメモリ、５は入力ア
ドレス生成部、６は出力アドレス生成部、７はスイッチ
、８は出力部である。この従来例は入力されるデータを
１度−フレーム分記録し、出力時にブロック単位でシャ
フリング（並べ替え）して出力する装置である。入力部
ｌから入力されるデータは、スイッチ２を介して入力ア
ドレス生成部５から得られる入力アドレスに従って第１
フレームメモリ３へ記録される。同時に既に第２フレー
ムメモリ゛４へ記録されていた前フレームのデータは、
出力アドレス生成部６から得られる出力アドレスに従っ
てシャフリングされてスイッチ７を介して出力部８へ出
力される。またスイッチ２および７は１フレーム毎に切
り換えられる。このようにして各フレーム（ユニット）
毎に並べ替えられて出力される。
効果を上げるために各フィールドまたはフレーム単位（
ユニット）でブロック毎に並び替える。この例を第４図
に示す。第４図の１は入力部、２はスイッチ、３は第１
フレームメモリ、４は第２フレームメモリ、５は入力ア
ドレス生成部、６は出力アドレス生成部、７はスイッチ
、８は出力部である。この従来例は入力されるデータを
１度−フレーム分記録し、出力時にブロック単位でシャ
フリング（並べ替え）して出力する装置である。入力部
ｌから入力されるデータは、スイッチ２を介して入力ア
ドレス生成部５から得られる入力アドレスに従って第１
フレームメモリ３へ記録される。同時に既に第２フレー
ムメモリ゛４へ記録されていた前フレームのデータは、
出力アドレス生成部６から得られる出力アドレスに従っ
てシャフリングされてスイッチ７を介して出力部８へ出
力される。またスイッチ２および７は１フレーム毎に切
り換えられる。このようにして各フレーム（ユニット）
毎に並べ替えられて出力される。
発明が解決しようとする課題
しかしながら従来例の構成では、ユニット毎に並べ替え
を行う際に２ユニット分のメモリ容量を必要とする（従
来例では１フレームの並べ替えに２フレ一ム分のメモリ
を必要とする）。このため画像情報など多量のデーりを
並べ替える場合には多量のメモリを必要とする課題があ
る。
を行う際に２ユニット分のメモリ容量を必要とする（従
来例では１フレームの並べ替えに２フレ一ム分のメモリ
を必要とする）。このため画像情報など多量のデーりを
並べ替える場合には多量のメモリを必要とする課題があ
る。
本発明はこのような従来のデータ並べ替え装置の課題を
解決することを目的とする。
解決することを目的とする。
課題を解決するための手段
本発明は、１ユニットのデータがｎ個のブロックで構成
さており、前記ｌユニット毎のデータが連続して入力さ
れ、前記各１ユニット内でブロック毎に順番に並べ替え
て前記１ユニット毎に連続して出力する場合に、前記各
ユニット毎にｎ個のブロックからなるデータを１度デー
タメモリーに記録し、前記ブロックごとに順番に並べ替
えて出力する場合に、前記データメモリーのデータアド
レスを生成するデータアドレス生成手段と、前記データ
アドレス生成手段によって選択されたアドレスによって
示されるデータメモリーの記録部分からブロック毎のデ
ータを出力し、かつ前記データアドレス生成手段によっ
て選択されたアドレスによって示されるデータメモリー
の記録部分に次のユニットのブロック毎のデータを記録
するデータ入出力手段とを備えることを特徴とするデー
タ並べ替え装置である。
さており、前記ｌユニット毎のデータが連続して入力さ
れ、前記各１ユニット内でブロック毎に順番に並べ替え
て前記１ユニット毎に連続して出力する場合に、前記各
ユニット毎にｎ個のブロックからなるデータを１度デー
タメモリーに記録し、前記ブロックごとに順番に並べ替
えて出力する場合に、前記データメモリーのデータアド
レスを生成するデータアドレス生成手段と、前記データ
アドレス生成手段によって選択されたアドレスによって
示されるデータメモリーの記録部分からブロック毎のデ
ータを出力し、かつ前記データアドレス生成手段によっ
て選択されたアドレスによって示されるデータメモリー
の記録部分に次のユニットのブロック毎のデータを記録
するデータ入出力手段とを備えることを特徴とするデー
タ並べ替え装置である。
作用
上記のような構成により、本発明を用いるとデータメモ
リの出力アドレスと入力アドレスを同一にすることが可
能になるため、１ユニット分のメモリ容量でデータ並べ
替えが可能になる。このため従来に比べて必要なメモリ
容量を約１／２に減少させることが可能になる。
リの出力アドレスと入力アドレスを同一にすることが可
能になるため、１ユニット分のメモリ容量でデータ並べ
替えが可能になる。このため従来に比べて必要なメモリ
容量を約１／２に減少させることが可能になる。
実施例
以下に、本発明の一実施例を説明する。第１図は、本発
明の実施例のブロック図である。第１図の９は本発明の
入力部、′１ｏは入力アドレス部、１１は出力アドレス
部、１２はデータメモリー、１３はデータアドレス生成
部、１４は出力部である。入力アドレス部１０および出
力アドレス部１１から得られる入出力アドレスはデータ
アドレス生成部１３へ入力され、データメモリ用のデー
タアドレスに変換される。データアドレス生成部１３か
ら出力されるデータアドレスの示す記録部分に記録され
ていたデータは出力部１４へ出力される。これと同時に
入力部９から入力されるブロック毎のデータは上記デー
タアドレス生成部１３から出力されるデータアドレスの
示す記録部分に記録される。
明の実施例のブロック図である。第１図の９は本発明の
入力部、′１ｏは入力アドレス部、１１は出力アドレス
部、１２はデータメモリー、１３はデータアドレス生成
部、１４は出力部である。入力アドレス部１０および出
力アドレス部１１から得られる入出力アドレスはデータ
アドレス生成部１３へ入力され、データメモリ用のデー
タアドレスに変換される。データアドレス生成部１３か
ら出力されるデータアドレスの示す記録部分に記録され
ていたデータは出力部１４へ出力される。これと同時に
入力部９から入力されるブロック毎のデータは上記デー
タアドレス生成部１３から出力されるデータアドレスの
示す記録部分に記録される。
次に第２図は第１図のデータアドレス生成部１３の実施
図である。第２図の１５は第１図の１０と同じ入力アド
レス部、１６は第１図の１１と同じ出力アドレス部、１
７は第１アドレスメモリ、１８は第２アドレスメモリ、
１９−２２はスイッチ、２３はデータアドレス出力部で
ある。
図である。第２図の１５は第１図の１０と同じ入力アド
レス部、１６は第１図の１１と同じ出力アドレス部、１
７は第１アドレスメモリ、１８は第２アドレスメモリ、
１９−２２はスイッチ、２３はデータアドレス出力部で
ある。
ここでまず第１アドレスメモリに第１フレームに対する
データアドレスが記録されているとする。
データアドレスが記録されているとする。
また入力アドレス部１５はスイッチ１９によって第２ア
ドレスメモリのアドレスに、出力アドレス部１６はスイ
ッチ２０によって第１アドレスメモリのアドレスに、デ
ータアドレス出力部２３はスイッチ２１および２２によ
って第１アドレスメモリの出力と第２アドレスメモリの
入力に接続されている。このようにして第１アドレスメ
モリに記録されたデータアドレスは出力アドレス部１６
から入力される出力アドレスに従って読み出されて第２
フレームに対するデータアドレスとしてデータアドレス
出力部２３へ出力される。またこれと同時に第２フレー
ムに対するデータアドレスは入力アドレス部１５から入
力される入力アドレスに従って第２アドレスメモリ１８
へ記録される。このようにして第２フレームに対するデ
ータアドレスが全て出力された後各スイッチを反転させ
て第３フレームに対するデータアドレスを第２アドレス
メモリから同様に出力する。本発明のデータアドレス生
成部では以上のような操作をフレーム毎に繰り返すこと
によって各フレームに対するデータアドレスを生成する
ことが可能になる。このように本発明を用いことによっ
て出力するデータと入力するデータのデータアドレスを
等しくすることが可能になるため、データメモリの大き
さを従来の１／２に減少させることが可能になる。
ドレスメモリのアドレスに、出力アドレス部１６はスイ
ッチ２０によって第１アドレスメモリのアドレスに、デ
ータアドレス出力部２３はスイッチ２１および２２によ
って第１アドレスメモリの出力と第２アドレスメモリの
入力に接続されている。このようにして第１アドレスメ
モリに記録されたデータアドレスは出力アドレス部１６
から入力される出力アドレスに従って読み出されて第２
フレームに対するデータアドレスとしてデータアドレス
出力部２３へ出力される。またこれと同時に第２フレー
ムに対するデータアドレスは入力アドレス部１５から入
力される入力アドレスに従って第２アドレスメモリ１８
へ記録される。このようにして第２フレームに対するデ
ータアドレスが全て出力された後各スイッチを反転させ
て第３フレームに対するデータアドレスを第２アドレス
メモリから同様に出力する。本発明のデータアドレス生
成部では以上のような操作をフレーム毎に繰り返すこと
によって各フレームに対するデータアドレスを生成する
ことが可能になる。このように本発明を用いことによっ
て出力するデータと入力するデータのデータアドレスを
等しくすることが可能になるため、データメモリの大き
さを従来の１／２に減少させることが可能になる。
次に入力されるデータの１部のデータが利用されない場
合における第２の発明について説明する。
合における第２の発明について説明する。
一般に画像情報はフィールド毎に水平ブランキングや垂
直ブランキングが含まれており、高能率符号化ではこの
ような部分を通常伝送しない。このためデータメモリに
このような冗長部分を記録しないことによってメモリー
量を削減することができる。しかしながら第１の発明で
はデータの入力のタイミングと出力のタイミングが同じ
であるため、入力側の冗長部分のタイミングと出力側の
冗長部分のタイミングを同一にする必要がある。
直ブランキングが含まれており、高能率符号化ではこの
ような部分を通常伝送しない。このためデータメモリに
このような冗長部分を記録しないことによってメモリー
量を削減することができる。しかしながら第１の発明で
はデータの入力のタイミングと出力のタイミングが同じ
であるため、入力側の冗長部分のタイミングと出力側の
冗長部分のタイミングを同一にする必要がある。
第３図はこのような入出力の冗長部分のタイミングを合
わせる実施例のブロック図である。第３図の２４は入力
部、２５は入力アドレス部、２６は出力アトレス部、２
７はバッファ、２８はデータメモリ、２９はデータアド
レス生成部、３０は出力部である。
わせる実施例のブロック図である。第３図の２４は入力
部、２５は入力アドレス部、２６は出力アトレス部、２
７はバッファ、２８はデータメモリ、２９はデータアド
レス生成部、３０は出力部である。
本実施例と上記第１図で説明した実施例との違いは入力
部２４とデータメモリ２８の間にバッファ２７を利用す
る部分である。入力部２４から入力されるデータはまず
バッファ２７に記録され、出力部３０へ出力されるデー
タのタイミングに合わせてデータメモリ２８へ出力する
。このようにバッファ２７を用いて入出力のタイミング
を同一にすることによって、入力と出力が異なるタイミ
ングである場合にも対応可能である。また第３の実施例
ではデータメモリの入力側にバッファを備えているが、
データメモリの出力側にバッファを備える方法も可能で
ある。
部２４とデータメモリ２８の間にバッファ２７を利用す
る部分である。入力部２４から入力されるデータはまず
バッファ２７に記録され、出力部３０へ出力されるデー
タのタイミングに合わせてデータメモリ２８へ出力する
。このようにバッファ２７を用いて入出力のタイミング
を同一にすることによって、入力と出力が異なるタイミ
ングである場合にも対応可能である。また第３の実施例
ではデータメモリの入力側にバッファを備えているが、
データメモリの出力側にバッファを備える方法も可能で
ある。
最後に本発明のデータアドレス生成部を制御することに
よって、静止画、スロー、ストロボ表示等の特殊再生を
実現することも可能である。
よって、静止画、スロー、ストロボ表示等の特殊再生を
実現することも可能である。
発明の効果
上記のような構成により、本発明を用いるとブタメモリ
の出力アドレスと入力アトレスを同一にすることが可能
になるため、■ユニット分のメモリ容量でデータ並べ替
えが可能になる。このため従来に比べて必要なメモリ容
量を約１／２に減少させることが可能になる。またデー
タメモリの入力または出力にバッファを設置することに
よって、入力と出力のタイミングが異なる場合にも本発
明を適用することが可能になる。
の出力アドレスと入力アトレスを同一にすることが可能
になるため、■ユニット分のメモリ容量でデータ並べ替
えが可能になる。このため従来に比べて必要なメモリ容
量を約１／２に減少させることが可能になる。またデー
タメモリの入力または出力にバッファを設置することに
よって、入力と出力のタイミングが異なる場合にも本発
明を適用することが可能になる。
第１図は第１の本発明の実施例のブロック図、第２図は
本発明のデータアドレス生成部のブロック図、第３図は
第２の本発明のブロック化の説明図、第４図は従来例の
ブロック図である。 １２・・・・・・データメモリー、１３・・・・・・デ
ータアドレス生成部。
本発明のデータアドレス生成部のブロック図、第３図は
第２の本発明のブロック化の説明図、第４図は従来例の
ブロック図である。 １２・・・・・・データメモリー、１３・・・・・・デ
ータアドレス生成部。
Claims (3)
- （１）１ユニットのデータがｎ個のブロックで構成され
ており、前記１ユニット毎のデータが連続して入力され
、前記各１ユニット内でブロック毎に順番を並べ替えて
前記１ユニット毎に連続して出力する場合に、前記各ユ
ニット毎にｎ個のブロックからなるデータを１度データ
メモリーに記録し、前記ブロック毎に順番を並べ替えて
出力する場合に、前記データメモリーのデータアドレス
を生成するデータアドレス生成手段と、前記データアド
レス生成手段によって選択されたアドレスによって示さ
れるデータメモリーの記録部分からブロック毎のデータ
を出力し、かつ前記データアドレス生成手段によって選
択されたアドレスによって示されるデータメモリーの記
録部分に次のユニットのブロック毎のデータを記録する
データ入出力手段とを備えることを特徴とするデータ並
べ替え装置。 - （２）データアドレス生成手段が、データアドレスを記
録するアドレスメモリーを備え、現時刻のユニットに対
するデータアドレスを前記アドレスメモリーに記録し、
次のユニットに対するデータアドレスを前記アドレスメ
モリーに記録されたデータアドレスをもとに制御するこ
とを特徴とする請求項（１）記載のデータ並べ替え装置
。 - （３）１ユニットのデータがｎ個のブロックで構成され
ており、前記１ユニット毎のデータが連続して入力され
、前記各１ユニット内でブロック毎に順番を並べ替えて
前記１ユニット毎とに連続して出力する場合に、前記各
ユニット毎にｎ個のブロックからなるデータを１度デー
タメモリーに記録し、前記ブロック毎に順番を並べ替え
て出力する場合に、前記データメモリーへの入出力デー
タのタイミングを合わせるバッファ手段と、前記データ
メモリーのデータアドレスを生成するデータアドレス生
成手段と、前記データアドレス生成手段によって選択さ
れたアドレスによって示されるデータメモリーの記録部
分からブロック毎のデータを出力し、かつ前記データア
ドレス生成手段によって選択されたアドレスによって示
されるデータメモリーの記録部分に次のユニットのブロ
ック毎のデータを記録するデータ入出力手段とを備える
ことを特徴とするデータ並べ替え装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2193621A JP2699621B2 (ja) | 1990-07-20 | 1990-07-20 | データ並べ替え装置 |
| DE69128665T DE69128665T2 (de) | 1990-07-20 | 1991-07-19 | Datenmischendes Gerät |
| EP91306624A EP0467717B1 (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus |
| US07/733,211 US5440706A (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus possessing reduced memory |
| KR1019910012461A KR940011603B1 (ko) | 1990-07-20 | 1991-07-20 | 데이터 셔플링장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2193621A JP2699621B2 (ja) | 1990-07-20 | 1990-07-20 | データ並べ替え装置 |
| US07/733,211 US5440706A (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus possessing reduced memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479616A true JPH0479616A (ja) | 1992-03-13 |
| JP2699621B2 JP2699621B2 (ja) | 1998-01-19 |
Family
ID=26507977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2193621A Expired - Fee Related JP2699621B2 (ja) | 1990-07-20 | 1990-07-20 | データ並べ替え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699621B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090153308A1 (en) * | 2007-12-17 | 2009-06-18 | Electronics And Telecommunications Research Institute | Apparatus and method for managing user memory of rfid tag |
| JP2010232803A (ja) * | 2009-03-26 | 2010-10-14 | Sony Corp | 受信装置及び方法、プログラム、並びに受信システム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5985152A (ja) * | 1983-10-05 | 1984-05-17 | Hitachi Denshi Ltd | インタ−リ−ブ処理回路 |
| JPS59154836A (ja) * | 1983-02-24 | 1984-09-03 | Mitsubishi Electric Corp | インタ−リ−ブ回路 |
| JPS59196643A (ja) * | 1983-04-21 | 1984-11-08 | Nec Corp | シリアル・インタ−リ−バ− |
| JPH0754928A (ja) * | 1993-03-08 | 1995-02-28 | Moog Inc | 動的不釣り合いのある回転ローターの振動伝播に対する対抗方法、および回転力ベクトルおよび振動偶力の発生装置 |
-
1990
- 1990-07-20 JP JP2193621A patent/JP2699621B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154836A (ja) * | 1983-02-24 | 1984-09-03 | Mitsubishi Electric Corp | インタ−リ−ブ回路 |
| JPS59196643A (ja) * | 1983-04-21 | 1984-11-08 | Nec Corp | シリアル・インタ−リ−バ− |
| JPS5985152A (ja) * | 1983-10-05 | 1984-05-17 | Hitachi Denshi Ltd | インタ−リ−ブ処理回路 |
| JPH0754928A (ja) * | 1993-03-08 | 1995-02-28 | Moog Inc | 動的不釣り合いのある回転ローターの振動伝播に対する対抗方法、および回転力ベクトルおよび振動偶力の発生装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090153308A1 (en) * | 2007-12-17 | 2009-06-18 | Electronics And Telecommunications Research Institute | Apparatus and method for managing user memory of rfid tag |
| JP2010232803A (ja) * | 2009-03-26 | 2010-10-14 | Sony Corp | 受信装置及び方法、プログラム、並びに受信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2699621B2 (ja) | 1998-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080926 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |