JPS5985152A - インタ−リ−ブ処理回路 - Google Patents
インタ−リ−ブ処理回路Info
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- JPS5985152A JPS5985152A JP58185012A JP18501283A JPS5985152A JP S5985152 A JPS5985152 A JP S5985152A JP 58185012 A JP58185012 A JP 58185012A JP 18501283 A JP18501283 A JP 18501283A JP S5985152 A JPS5985152 A JP S5985152A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はインターリーブ処理回路、更に詳しく言えばデ
ィジタル信号を記録あるいは伝送する場合に符号誤りの
検出訂正を容易にするため、符号語を構成するビットの
順位を変えて符号語の中に他の符号語のビット信号を間
挿（インターリーブ）する処理回路に係る。 ディジタルビデオテープレコーダ（Ｖ ’Ｊ’几）等の
高密度磁気記録装置では、再生時に符号誤りが発生する
ため、誤り訂正符号により符号ｇ１りの訂正が行なわれ
る。再生時の符号誤りは、雑斤等によるランダム誤りの
他にも、テープ等の傷による誤りが一ケ所に集中して発
生するいわゆるバースｌ−誤りも多い。このようなバー
スト誤りに対しても訂正能力をもたせるだめに、通常、
誤り訂正符号を時間的にインターリーブさせ、各誤り訂
正符号に含まれるバースト誤りの長さを軽減することが
行なわれている。このインターリーブの処理は、第１図
に示すようなシフトレジスタとスイッチで実現する他に
も、最近は第２図に示ずようなＦ’ＬＡＭ等の記憶素子
を用い、ランダムアクセスメモリ（几Ａ、Ｍ）への柵゛
き込みアドレス、ｌｔＡＭからの読み出しアドレスを制
御することで実現することも多い。しかしながら、ディ
ジタルＶ Ｔ Ｉ（、等のように数十Ｍ ｂ ｉ ｔ
／ ｓ ｅ ｃといっだ高速動作が要求でれる装置にＨ
，Ａ Ｍを用いたインターリーブ処理を適用しようとす
ると、このような高速で動作するＲ、 Ａ Ｍは」Ｍ在
のところ存在せず、ＩもＡＭを多相化して低速で動作さ
せる必要がある。しかしながらこの場合においても、同
一のＬＬＡＭから２つ以上の異なるアドレスに対応した
内′？ずを同時に読み出すことをさけなくて？」、なら
ず、このため、ＲＡＭの相数を非常に多くしたりするこ
とが行なわれるが読み出し一アドレスの！ｔｉｌｌ ｊ
卸か非畠（・こ複雑となるといった問題を有する。 本発明の目的は、ディジタルＶ ｉ’ Ｉｔ等で使用さ
れる誤り訂正符号の符号長、ならびにインターリーブさ
れる誤り訂正符号の個数、およびＩＬＡＭの多相化の数
との間に一定の関係をもたせたインターリーブの処［１
１！により、Ｉｔ、 Ａ Ｍの（１］数を少しで実現さ
せｎ Ａ ＩＸ４への４き込み、７．光み出し側斜を簡
単に行なえるようにすることである。 本発明は」二記目的を達成するため、時間的に連続する
入力信号を複数個のう／ダトアクセスメモリに、書き込
みアドレス、読み出しアドレスを制御して、書き込み、
読み出しを行うインターリーブ処理回路において、Ｌ記
処理回路を入力信号を並列信号に変換する直並列変換回
路とト記直並列変換回路出力に、）し列に接続され１１
１′き込みおよび読み出しを交互に行なわれる第１およ
び第２のランダムアクセスメモリ群、上記う／ダムアク
セスメモリ群の出力に並列に接続され上記ランダムアク
セスメモリ群の並列出カケ直列出力信号に変換する、１
１直列変換回路と、上記２つのメモリ群の斗き込み、読
み出し動作を交互に行ない、臀き込み時および読み出し
時には並列信号を各群内の複数のメモリに対応させ同時
に書゛き込み、および読み出すようにしたアドレス制御
回路とを具備して摺成したものである。 本発明のインターリーブ処理回路によれば、詳しくは以
下の実施例に説明する如く゛アドレス制御が簡易となり
かつ、特に書き込みおよび読出し速度がメモリ群内の相
数分の−となり、メモリとしてランダムアクセスメモリ
の使用を可能とする。 以下、実施例を用いて詳細に説明する。 ８１１３図は本発明によるインターリーブ処理回路の一
実施例の構成図で、第４図は上記実施例の動作説明のだ
めのタイムチャートならびにメモリに記録された内容の
状態を示す。 第４図の（ａ）に示すような時系列の入力信号が直並列
変換回路１１において、動作速度が入力のそれの１／３
の３個の並列な信号に変換され、ＲＡＭ回路１２，１３
．１４からなる第１メモリ群Ａに記録される。このメモ
リ群Ａが＋ｉＬ 婦されている期間ｆＬＡＭ１５．１６
．１７からなる第２のメモリ群Ｂの並列出力信号は並直
列変換回路１８に加えられもとの入力信号と同一動作速
度と同じでインターリーブされた直列信号に変換され送
出される。 ここで、メモリ群内のＲＡＭの数ｉｔと、Ｗ、。 Ｗ２．Ｗ３等の入力信号である誤り訂正符号の長さくピ
ット数）ｎ１インターリーブされる上記誤り訂正符号の
語数ｍとの間に次の関係が成立するように設定する。 ｎ−６Ｒ＋ｋ （ｊｌは任意の整数）ｍ ＝ １１
Ｒ（ｂは任意の整数） 但しｋはＩ（、よシ小さく、ｋ ｉ （ｍｏｄ Ｉも）
がｉ＝１、・・・・・・■７、の全てに対して異なるも
のを選ぶ。例えば１ｔ＝４とすればに＝１はｉ＝１の時
１％ ｉ＝２の時２、ｉ＝３の時３、ｉ＝４の時０とな
り、この条件を満す。又に＝２の場ｆ￥Ｑ」１、ｉ＝１
．又は３のｊ４−８にｋｉ（ｍｏｄ４）の値は２となる
／ヒめ、この条件は満されない。又１（−３の場合には
この条理を満足する、したがってｋとしては１、又は３
となる。 上記第３図の実施例は■も−３、ｎ＝７、＋１１ ＝
３の場合である。したがって、上記関係によってメモリ
群Ａには一回の薄き込み動作によって、第４図（１））
のように各ビット情報Ｗ１．が分配記録される。 注目すべきことは入力信号である各誤り訂正符号の先頭
のビットであるＷＩ□（第４図（］））で斜線を付した
部分）はそれぞれ異なる几ＡＭに分配して岩き込まれ、
同一のＥＬ、 Ａ Ｍ回路に先頭のピッｌ−Ｗ、。 （名ｌ
ィジタル信号を記録あるいは伝送する場合に符号誤りの
検出訂正を容易にするため、符号語を構成するビットの
順位を変えて符号語の中に他の符号語のビット信号を間
挿（インターリーブ）する処理回路に係る。 ディジタルビデオテープレコーダ（Ｖ ’Ｊ’几）等の
高密度磁気記録装置では、再生時に符号誤りが発生する
ため、誤り訂正符号により符号ｇ１りの訂正が行なわれ
る。再生時の符号誤りは、雑斤等によるランダム誤りの
他にも、テープ等の傷による誤りが一ケ所に集中して発
生するいわゆるバースｌ−誤りも多い。このようなバー
スト誤りに対しても訂正能力をもたせるだめに、通常、
誤り訂正符号を時間的にインターリーブさせ、各誤り訂
正符号に含まれるバースト誤りの長さを軽減することが
行なわれている。このインターリーブの処理は、第１図
に示すようなシフトレジスタとスイッチで実現する他に
も、最近は第２図に示ずようなＦ’ＬＡＭ等の記憶素子
を用い、ランダムアクセスメモリ（几Ａ、Ｍ）への柵゛
き込みアドレス、ｌｔＡＭからの読み出しアドレスを制
御することで実現することも多い。しかしながら、ディ
ジタルＶ Ｔ Ｉ（、等のように数十Ｍ ｂ ｉ ｔ
／ ｓ ｅ ｃといっだ高速動作が要求でれる装置にＨ
，Ａ Ｍを用いたインターリーブ処理を適用しようとす
ると、このような高速で動作するＲ、 Ａ Ｍは」Ｍ在
のところ存在せず、ＩもＡＭを多相化して低速で動作さ
せる必要がある。しかしながらこの場合においても、同
一のＬＬＡＭから２つ以上の異なるアドレスに対応した
内′？ずを同時に読み出すことをさけなくて？」、なら
ず、このため、ＲＡＭの相数を非常に多くしたりするこ
とが行なわれるが読み出し一アドレスの！ｔｉｌｌ ｊ
卸か非畠（・こ複雑となるといった問題を有する。 本発明の目的は、ディジタルＶ ｉ’ Ｉｔ等で使用さ
れる誤り訂正符号の符号長、ならびにインターリーブさ
れる誤り訂正符号の個数、およびＩＬＡＭの多相化の数
との間に一定の関係をもたせたインターリーブの処［１
１！により、Ｉｔ、 Ａ Ｍの（１］数を少しで実現さ
せｎ Ａ ＩＸ４への４き込み、７．光み出し側斜を簡
単に行なえるようにすることである。 本発明は」二記目的を達成するため、時間的に連続する
入力信号を複数個のう／ダトアクセスメモリに、書き込
みアドレス、読み出しアドレスを制御して、書き込み、
読み出しを行うインターリーブ処理回路において、Ｌ記
処理回路を入力信号を並列信号に変換する直並列変換回
路とト記直並列変換回路出力に、）し列に接続され１１
１′き込みおよび読み出しを交互に行なわれる第１およ
び第２のランダムアクセスメモリ群、上記う／ダムアク
セスメモリ群の出力に並列に接続され上記ランダムアク
セスメモリ群の並列出カケ直列出力信号に変換する、１
１直列変換回路と、上記２つのメモリ群の斗き込み、読
み出し動作を交互に行ない、臀き込み時および読み出し
時には並列信号を各群内の複数のメモリに対応させ同時
に書゛き込み、および読み出すようにしたアドレス制御
回路とを具備して摺成したものである。 本発明のインターリーブ処理回路によれば、詳しくは以
下の実施例に説明する如く゛アドレス制御が簡易となり
かつ、特に書き込みおよび読出し速度がメモリ群内の相
数分の−となり、メモリとしてランダムアクセスメモリ
の使用を可能とする。 以下、実施例を用いて詳細に説明する。 ８１１３図は本発明によるインターリーブ処理回路の一
実施例の構成図で、第４図は上記実施例の動作説明のだ
めのタイムチャートならびにメモリに記録された内容の
状態を示す。 第４図の（ａ）に示すような時系列の入力信号が直並列
変換回路１１において、動作速度が入力のそれの１／３
の３個の並列な信号に変換され、ＲＡＭ回路１２，１３
．１４からなる第１メモリ群Ａに記録される。このメモ
リ群Ａが＋ｉＬ 婦されている期間ｆＬＡＭ１５．１６
．１７からなる第２のメモリ群Ｂの並列出力信号は並直
列変換回路１８に加えられもとの入力信号と同一動作速
度と同じでインターリーブされた直列信号に変換され送
出される。 ここで、メモリ群内のＲＡＭの数ｉｔと、Ｗ、。 Ｗ２．Ｗ３等の入力信号である誤り訂正符号の長さくピ
ット数）ｎ１インターリーブされる上記誤り訂正符号の
語数ｍとの間に次の関係が成立するように設定する。 ｎ−６Ｒ＋ｋ （ｊｌは任意の整数）ｍ ＝ １１
Ｒ（ｂは任意の整数） 但しｋはＩ（、よシ小さく、ｋ ｉ （ｍｏｄ Ｉも）
がｉ＝１、・・・・・・■７、の全てに対して異なるも
のを選ぶ。例えば１ｔ＝４とすればに＝１はｉ＝１の時
１％ ｉ＝２の時２、ｉ＝３の時３、ｉ＝４の時０とな
り、この条件を満す。又に＝２の場ｆ￥Ｑ」１、ｉ＝１
．又は３のｊ４−８にｋｉ（ｍｏｄ４）の値は２となる
／ヒめ、この条件は満されない。又１（−３の場合には
この条理を満足する、したがってｋとしては１、又は３
となる。 上記第３図の実施例は■も−３、ｎ＝７、＋１１ ＝
３の場合である。したがって、上記関係によってメモリ
群Ａには一回の薄き込み動作によって、第４図（１））
のように各ビット情報Ｗ１．が分配記録される。 注目すべきことは入力信号である各誤り訂正符号の先頭
のビットであるＷＩ□（第４図（］））で斜線を付した
部分）はそれぞれ異なる几ＡＭに分配して岩き込まれ、
同一のＥＬ、 Ａ Ｍ回路に先頭のピッｌ−Ｗ、。 （名ｌ
【Ｈの先頭ビット）が複数個書き込まれることは
ない。 上記書き込み動作が終ると、上記メモリ群Ａは読み出し
動作に変り、メモリ群Ｂが上述と同様な１１（き込み動
作に変る。この動作の切換は上述の説明から理解される
ようにｎＸｍビット周期で行なわれる。上記実施例では
ｎ＝７．ｒｐ＝３であるから２１ビット周期である。 ＲＡＭのアドレスは、書き込みアドレス発生回路１９、
および、読み出しアドレス発生回路２０゜２１．２２で
発生されるアドレス全選択回路２３〜２８で選択したも
のが力えられる。この場合、選択回路２３〜２５、選択
回路２６〜２８はそれぞれメモリ群Ａおよびメモリ群ｌ
）の動作に対応したアドレスの選択を行なう。一方、読
み出しアドレス発生回路２０，２１．２２にし七れぞれ
Ｉｔ、 Ａ−Ｍｌ ２ 、１．５、■ＬＡＭＩ ３ 、
１． （３、几ＡＭＩ４゜１７の読み出しアドレスの発
生を行なう。 次に上述のようにしてメモリ群ＡＫ記載された信号を読
み出す場合には第４図（１））のように］ｔＡＭ１２か
らＷＩ Ｉ Ｉ Ｗ３２１ Ｗ２３ ＋ ・・・・・
ｉＬＡ−Ｍｌ３がらＷ２． 、 Ｗ、、、 、 Ｗ３３
・−、１１，Ａ Ｍ １４ カらはｗ３１゜Ｗ２２ 、
Ｗｌ３ 、 ・・・・・・の順に読み出されるよう
に゛アドレスの制御を行なうことにより、回−ＩＬ Ａ
Ｍがら同時に２つ以上の一アドレスに対応する内容を
読み出すことなく、時間的にインターリーブされた符号
を得ることができる。 また、本発明では、インターリーブ処理の誤り訂正符号
の個数１１１をｉｔ Ａ Ｍの相数几の整数倍に取って
いるため、ｌｔＡＭからの読み出しの際には、常にＷｌ
、・・・Ｗ Ｗ ・・・Ｗ ・・・ ＷＲｌ
ｌ ａ十 Ｎ ２Ｒ１＋
ｌ ｍ−Ｒ１−Ｗｍ１ のベアで読み出しが行
なわれる。そして、これらのペアは全て異なるｉｔ Ａ
Ｍに博き込まれているために同一のＨ，Ａ Ｍから同
時に２つ以上のアドレスに対応した内容を読み出すこと
はない。第４図（ｄ）は上記ＲＡ Ｍから読み出された
信号を並直列変換回路１８によって直列に変換した信号
、すなわちインターリーブされた信号のビット構成を示
す。 以上の説明は、メモリ群への書き込み時にｄｌ、各群内
の複数のメモリの同一アドレスに書キ込み、読み出し時
には、各群内の複数のメモリから互いに別個のメモリの
出力の組合せからなる信号を読み出すようにしたアドレ
ス制御の場合である。しかしながら、第４図（ｅ）に示
すように、メモリ群への貞き込み時に各群内の複数のメ
モリの互いに別個のアドレスにＶ）き込み、読み出し時
には、各群内の複数のメモリから同一のアドレスの出力
の絹合せからなる信号を読み出すようにしたアドレス制
御にしても同じ効果が得られる。 第５図は上記第３図のインターリーブ処理回路の出力信
号をもとの信号に復元する逆インターリーブ回路の一例
を示す。この動作−、インターリーブ回路とほぼ同じで
あるが、異なる点は、書き込みアドレス発生回路３７．
３８．３９において、それぞれ、第３図のインターリー
ブ回路の読み出しアドレス発生回路２０ 、２１． 、
２２と同一のアドレスを発生させ、読み出しアドレス発
生回路４０では、第３図のインターリーブ回路の書き込
みアドレス発生回路】９と同一のアドレスを発生させれ
ばよい。２９ｉ−１直並列変換回路、３０〜３５は）ｔ
ＡＭ３６は並直列変換回路、４１〜４６は選択回路であ
る。 第６図は本発明によるインターリーブ処理回路の他の実
施例の！Ｗ成を示す図であり、第７図はその動作説明の
ためのタイムチャート図ならびにメモリの記録読み出し
の状態を示す図である。本実施例はｔ重誤り訂正符号の
ビット長ｎをｔの整数倍に選び、誤り訂正符号の１個の
符号金メモリ群内の複数の几ＡＭの同一アドレスに一括
して書き込み、読み出しを行なうように構成している。 すなわち、本実測例においては、インターリーブ後の符
号系列が第４図（ｄ）とは異なり第７図（ｂ）に示すよ
うなインターリーブ処理を行なう。この場合、後述する
ように、本実施例においてもインターリーブより訂正可
能なバースト長は、同じとなる。 一方、本実施例のようなインターソープ処理では、複数
のＲＡＭへの書き込み、読み出しはそれぞれ同一アドレ
スで一括して行なうことが可能であり、このため、先の
実施例に比べ、アドレス制御が簡単になるといった利点
がある。 第６図において、第３図と同様の構成、動作を行なう部
分は同一番号を付して詳細な説明を省略する。 直並列変換回路１１に第７図（ａ）の様なｔ重誤シ訂正
可能な符号で符号構成ビット数ｎ（ｎはｔの整数倍）の
符号ＷＩ′ＪｚＣｍ個でインターリーブする入力信号が
加えられる。本実施例ではｔ重３ 、 ｎ＝９．ｍ−３
の例である。 入力信号は直並列変換回路１１において動作速１規が１
／３の；３個の並列な符号に変換され、メモリ群Ａ、１
３の入力となる。メモリ群Ａ、Ｂは周期がｎＸ＋η−２
７ビツト周期で交互に書き込み動作、読み出し動作を行
ない、かつ、一方が書き込み動作を行なっている時には
、他方は読み出しの動作を行なっている。件き込み、読
み出しに必要なアドレスは、書き込みアドレス発生１．
ＩＩＦ回路】９、読み出しアドレス発生回路７ｏにおい
て第７図（Ｃ）、 （（１）に示すようなアドレスＡ。 、Ａ、、Ａ２ ・・曲Ａ８’（Ｈ指定する信号を発生す
る。この両者は、選択回路２３．２６により、各メモリ
回路の動作（宵き込み、読み出し）に応じたアドレスが
ａｔ択され、メモリを構成する几ＡＭ１２からＩ：ＬＡ
Ｍ１７までに供給される。メモリ群Ａ、１３から読み出
された符号は並直列変換回路１８により、本来の動作速
度に変換され、変換回路１８の出力からは、インターリ
ーブ処理δれた符号が得られる。一方、インターリーブ
処理された符号をもどの符号に変換する逆インターリー
ブ回路は、第６図のインターリーブ回路のｔｌｌき込み
アドレス発生回路１９を読み出しアドレス発生回路に、
読み出しアドレス発生回路２０ ｋ ’ｔ’ｉき込みア
ドレス発生回路に置換することで実現できる。 ′ なお、ディジタルＶＴＩ（等で用いられる誤り訂正符号
は、本来、符号長ｌのものを符号長！ｌに短縮化して使
用する場合が多く、このような場合には、本実施例のよ
うに符号長が誤り訂正可能な個数の整数倍に設定するこ
とによる不都合はほとんどない。 本実施例においては、インターリーブされた符号は一般
に第７図（１））の如く、Ｗｌｌ、Ｗｌ。、・・・・・
・ｗ 、ｗ ｗ 、 ・、・、ｗ２．、ｗｍ
、、、、、−・ＷＩＴ、、。 ＩＩ ２１＋２２ ｗ ｗ ｗ ｗ ｗ ｗ
１＋＋１ １ １１４２ １ １２ｔ ＋
２１＋Ｉ １ ２＋＋２ ラ ２２＋
＋・・・・・Ｗｍ、、と、Ｗ、の１個の符号がＩＴＩ
ｔの周期で現われるものとなる。インターリーブによ
り−Ｃ訂正可能なバースト長はｔ重誤り訂正符号である
事を考慮すると、従来の例も、本発明においてもｍｔで
力えられ、これに関する限り差はない。 以上実施例によって説明した如く、本発明によるインタ
ーリーブ処Ｊ、７４回路ではメモリ回路群を構成するメ
モリ回路の数分の１の動作速度となり各群内の複数のＲ
Ａ Ｍに同時に書き込み、読み出しを行なうことができ
るため、１．ｔＡＭＯ数を少なく、かつ安定したインタ
ーリーブ処理を行なうことができディジタルＶ Ｔ Ｉ
ｔ等の高速動作が要求される装置においても、ＩＬＡＭ
等を適用した場合得られる効果は太きい。また、ディジ
タルＶ ’Ｉ’ Ｈ，等で使用される誤り訂正符号は短
縮化されたものが多く、この短縮化の際に本発明に示し
た符号長を選ぶことが可能となるため、誤り訂正符号の
符号長を制限することの不都合はほとんど発生しない。
ない。 上記書き込み動作が終ると、上記メモリ群Ａは読み出し
動作に変り、メモリ群Ｂが上述と同様な１１（き込み動
作に変る。この動作の切換は上述の説明から理解される
ようにｎＸｍビット周期で行なわれる。上記実施例では
ｎ＝７．ｒｐ＝３であるから２１ビット周期である。 ＲＡＭのアドレスは、書き込みアドレス発生回路１９、
および、読み出しアドレス発生回路２０゜２１．２２で
発生されるアドレス全選択回路２３〜２８で選択したも
のが力えられる。この場合、選択回路２３〜２５、選択
回路２６〜２８はそれぞれメモリ群Ａおよびメモリ群ｌ
）の動作に対応したアドレスの選択を行なう。一方、読
み出しアドレス発生回路２０，２１．２２にし七れぞれ
Ｉｔ、 Ａ−Ｍｌ ２ 、１．５、■ＬＡＭＩ ３ 、
１． （３、几ＡＭＩ４゜１７の読み出しアドレスの発
生を行なう。 次に上述のようにしてメモリ群ＡＫ記載された信号を読
み出す場合には第４図（１））のように］ｔＡＭ１２か
らＷＩ Ｉ Ｉ Ｗ３２１ Ｗ２３ ＋ ・・・・・
ｉＬＡ−Ｍｌ３がらＷ２． 、 Ｗ、、、 、 Ｗ３３
・−、１１，Ａ Ｍ １４ カらはｗ３１゜Ｗ２２ 、
Ｗｌ３ 、 ・・・・・・の順に読み出されるよう
に゛アドレスの制御を行なうことにより、回−ＩＬ Ａ
Ｍがら同時に２つ以上の一アドレスに対応する内容を
読み出すことなく、時間的にインターリーブされた符号
を得ることができる。 また、本発明では、インターリーブ処理の誤り訂正符号
の個数１１１をｉｔ Ａ Ｍの相数几の整数倍に取って
いるため、ｌｔＡＭからの読み出しの際には、常にＷｌ
、・・・Ｗ Ｗ ・・・Ｗ ・・・ ＷＲｌ
ｌ ａ十 Ｎ ２Ｒ１＋
ｌ ｍ−Ｒ１−Ｗｍ１ のベアで読み出しが行
なわれる。そして、これらのペアは全て異なるｉｔ Ａ
Ｍに博き込まれているために同一のＨ，Ａ Ｍから同
時に２つ以上のアドレスに対応した内容を読み出すこと
はない。第４図（ｄ）は上記ＲＡ Ｍから読み出された
信号を並直列変換回路１８によって直列に変換した信号
、すなわちインターリーブされた信号のビット構成を示
す。 以上の説明は、メモリ群への書き込み時にｄｌ、各群内
の複数のメモリの同一アドレスに書キ込み、読み出し時
には、各群内の複数のメモリから互いに別個のメモリの
出力の組合せからなる信号を読み出すようにしたアドレ
ス制御の場合である。しかしながら、第４図（ｅ）に示
すように、メモリ群への貞き込み時に各群内の複数のメ
モリの互いに別個のアドレスにＶ）き込み、読み出し時
には、各群内の複数のメモリから同一のアドレスの出力
の絹合せからなる信号を読み出すようにしたアドレス制
御にしても同じ効果が得られる。 第５図は上記第３図のインターリーブ処理回路の出力信
号をもとの信号に復元する逆インターリーブ回路の一例
を示す。この動作−、インターリーブ回路とほぼ同じで
あるが、異なる点は、書き込みアドレス発生回路３７．
３８．３９において、それぞれ、第３図のインターリー
ブ回路の読み出しアドレス発生回路２０ 、２１． 、
２２と同一のアドレスを発生させ、読み出しアドレス発
生回路４０では、第３図のインターリーブ回路の書き込
みアドレス発生回路】９と同一のアドレスを発生させれ
ばよい。２９ｉ−１直並列変換回路、３０〜３５は）ｔ
ＡＭ３６は並直列変換回路、４１〜４６は選択回路であ
る。 第６図は本発明によるインターリーブ処理回路の他の実
施例の！Ｗ成を示す図であり、第７図はその動作説明の
ためのタイムチャート図ならびにメモリの記録読み出し
の状態を示す図である。本実施例はｔ重誤り訂正符号の
ビット長ｎをｔの整数倍に選び、誤り訂正符号の１個の
符号金メモリ群内の複数の几ＡＭの同一アドレスに一括
して書き込み、読み出しを行なうように構成している。 すなわち、本実測例においては、インターリーブ後の符
号系列が第４図（ｄ）とは異なり第７図（ｂ）に示すよ
うなインターリーブ処理を行なう。この場合、後述する
ように、本実施例においてもインターリーブより訂正可
能なバースト長は、同じとなる。 一方、本実施例のようなインターソープ処理では、複数
のＲＡＭへの書き込み、読み出しはそれぞれ同一アドレ
スで一括して行なうことが可能であり、このため、先の
実施例に比べ、アドレス制御が簡単になるといった利点
がある。 第６図において、第３図と同様の構成、動作を行なう部
分は同一番号を付して詳細な説明を省略する。 直並列変換回路１１に第７図（ａ）の様なｔ重誤シ訂正
可能な符号で符号構成ビット数ｎ（ｎはｔの整数倍）の
符号ＷＩ′ＪｚＣｍ個でインターリーブする入力信号が
加えられる。本実施例ではｔ重３ 、 ｎ＝９．ｍ−３
の例である。 入力信号は直並列変換回路１１において動作速１規が１
／３の；３個の並列な符号に変換され、メモリ群Ａ、１
３の入力となる。メモリ群Ａ、Ｂは周期がｎＸ＋η−２
７ビツト周期で交互に書き込み動作、読み出し動作を行
ない、かつ、一方が書き込み動作を行なっている時には
、他方は読み出しの動作を行なっている。件き込み、読
み出しに必要なアドレスは、書き込みアドレス発生１．
ＩＩＦ回路】９、読み出しアドレス発生回路７ｏにおい
て第７図（Ｃ）、 （（１）に示すようなアドレスＡ。 、Ａ、、Ａ２ ・・曲Ａ８’（Ｈ指定する信号を発生す
る。この両者は、選択回路２３．２６により、各メモリ
回路の動作（宵き込み、読み出し）に応じたアドレスが
ａｔ択され、メモリを構成する几ＡＭ１２からＩ：ＬＡ
Ｍ１７までに供給される。メモリ群Ａ、１３から読み出
された符号は並直列変換回路１８により、本来の動作速
度に変換され、変換回路１８の出力からは、インターリ
ーブ処理δれた符号が得られる。一方、インターリーブ
処理された符号をもどの符号に変換する逆インターリー
ブ回路は、第６図のインターリーブ回路のｔｌｌき込み
アドレス発生回路１９を読み出しアドレス発生回路に、
読み出しアドレス発生回路２０ ｋ ’ｔ’ｉき込みア
ドレス発生回路に置換することで実現できる。 ′ なお、ディジタルＶＴＩ（等で用いられる誤り訂正符号
は、本来、符号長ｌのものを符号長！ｌに短縮化して使
用する場合が多く、このような場合には、本実施例のよ
うに符号長が誤り訂正可能な個数の整数倍に設定するこ
とによる不都合はほとんどない。 本実施例においては、インターリーブされた符号は一般
に第７図（１））の如く、Ｗｌｌ、Ｗｌ。、・・・・・
・ｗ 、ｗ ｗ 、 ・、・、ｗ２．、ｗｍ
、、、、、−・ＷＩＴ、、。 ＩＩ ２１＋２２ ｗ ｗ ｗ ｗ ｗ ｗ
１＋＋１ １ １１４２ １ １２ｔ ＋
２１＋Ｉ １ ２＋＋２ ラ ２２＋
＋・・・・・Ｗｍ、、と、Ｗ、の１個の符号がＩＴＩ
ｔの周期で現われるものとなる。インターリーブによ
り−Ｃ訂正可能なバースト長はｔ重誤り訂正符号である
事を考慮すると、従来の例も、本発明においてもｍｔで
力えられ、これに関する限り差はない。 以上実施例によって説明した如く、本発明によるインタ
ーリーブ処Ｊ、７４回路ではメモリ回路群を構成するメ
モリ回路の数分の１の動作速度となり各群内の複数のＲ
Ａ Ｍに同時に書き込み、読み出しを行なうことができ
るため、１．ｔＡＭＯ数を少なく、かつ安定したインタ
ーリーブ処理を行なうことができディジタルＶ Ｔ Ｉ
ｔ等の高速動作が要求される装置においても、ＩＬＡＭ
等を適用した場合得られる効果は太きい。また、ディジ
タルＶ ’Ｉ’ Ｈ，等で使用される誤り訂正符号は短
縮化されたものが多く、この短縮化の際に本発明に示し
た符号長を選ぶことが可能となるため、誤り訂正符号の
符号長を制限することの不都合はほとんど発生しない。
第１図及び第２図は従来のインターリーブ処理回路の説
明のための構成図、第３図および第６図は本発明による
インターリーブ処理回路の実施例の構成図、第４図、第
７図はそれぞれ、第３図および第６図の実施例の動作説
明図、第５図は第３図のインターリーブ処理回路の出力
信号を逆インタ・−リーブ処理する回路の一実施例の摺
成図であるＱ １１．２９・・直並列変換回路、１２，１３゜１４．１
５．１Ｇ、１７，３０，３１，３２゜３３．３４．３５
・・・几ＡＭ回路、１８．３６・・・並直列変換回路、
１９．３７，３８．３９・・・書き込みアドレス発生回
路、２０ 、２ ］、 、 ２２ 、４０・・・読み出
しアドレス発生回路、２３〜２８．４１〜４６・・・ア
ドレス選択回路。 第 １ 図 第 ２ 凹 冨 ３ 図 ′ｉＪ、ｉ 図 （幻 （ｂ） 一ル 尺ＡＭＩ２圏１ ＲＡＭＩ伺！仔１ ｅｉＭｖ ｌ＊、＠１ （Ｃ） ｆｆＡＭ１２目月 １（４Ｍ１３…−１゜ ＲＡＭ１４霞１− （ｄ） ４’ｚ 酌ｗｓＷＩＷｓｒ ４ＩＬ／ｊＷｒＷｍ
／３ｓＷｕＷＷＷ ＩＡＵ゛（Ｃ）
明のための構成図、第３図および第６図は本発明による
インターリーブ処理回路の実施例の構成図、第４図、第
７図はそれぞれ、第３図および第６図の実施例の動作説
明図、第５図は第３図のインターリーブ処理回路の出力
信号を逆インタ・−リーブ処理する回路の一実施例の摺
成図であるＱ １１．２９・・直並列変換回路、１２，１３゜１４．１
５．１Ｇ、１７，３０，３１，３２゜３３．３４．３５
・・・几ＡＭ回路、１８．３６・・・並直列変換回路、
１９．３７，３８．３９・・・書き込みアドレス発生回
路、２０ 、２ ］、 、 ２２ 、４０・・・読み出
しアドレス発生回路、２３〜２８．４１〜４６・・・ア
ドレス選択回路。 第 １ 図 第 ２ 凹 冨 ３ 図 ′ｉＪ、ｉ 図 （幻 （ｂ） 一ル 尺ＡＭＩ２圏１ ＲＡＭＩ伺！仔１ ｅｉＭｖ ｌ＊、＠１ （Ｃ） ｆｆＡＭ１２目月 １（４Ｍ１３…−１゜ ＲＡＭ１４霞１− （ｄ） ４’ｚ 酌ｗｓＷＩＷｓｒ ４ＩＬ／ｊＷｒＷｍ
／３ｓＷｕＷＷＷ ＩＡＵ゛（Ｃ）
Claims (1)
- 【特許請求の範囲】 １、 直列入力信号を、ランダムアクセスメモリに書き
込みおよび読み出しアドレスを制御して、）ヰき込み、
読み出しを行なうインターリーブ処理回路において、上
記処理回路を入力信号を並列信号に変換する直並列変換
回路と、上記直並列変換回路出力に並列に接続され眉、
き込みおよび読み出しを交互に行なう第１および第２の
ランダムアクセスメモリ群と、上記メモリ群の出力に並
列に接続され、上記メモリ群の並列出力を直列信号に変
換する並直列変換回路と、上記直並列変換回路の並列信
号の鱒き込、および上記並直列変換回路への読み出しが
各群内の複数のメモリの異なるメモリに対応して同時に
書込み、又は読み出しを行うアドレス制御回路とを具備
してなることを特徴とするインターリーブ処理回路。 ２、第１項記載のインターリーブ処理回路において、上
記アドレス制御回路が、上記メモリ群への書き込み又は
読出しの なくとも一方が、上記各メモリ群内の複数の
メモリの同一アドレスへの肖き込み又は読み出しとなる
ようにしたインターリーブ処理回路。 ３、第１項記載のインターリーブ処理回路において、上
記アドレス制御回路が、上記メモリ群への書き込みおよ
び一ヒ紀メモリ群からの読み出しが、各群の複数のメモ
リの同一のアドレスに対して侵き込みおよび続出しを行
うように構成されたインターリーブ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185012A JPS607418B2 (ja) | 1983-10-05 | 1983-10-05 | インタ−リ−ブ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185012A JPS607418B2 (ja) | 1983-10-05 | 1983-10-05 | インタ−リ−ブ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985152A true JPS5985152A (ja) | 1984-05-17 |
| JPS607418B2 JPS607418B2 (ja) | 1985-02-25 |
Family
ID=16163224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185012A Expired JPS607418B2 (ja) | 1983-10-05 | 1983-10-05 | インタ−リ−ブ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607418B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228471A (ja) * | 1987-03-17 | 1988-09-22 | Sony Corp | デジタルマルチチヤンネルレコ−ダ |
| JPH0479616A (ja) * | 1990-07-20 | 1992-03-13 | Matsushita Electric Ind Co Ltd | データ並べ替え装置 |
| EP0681373A3 (en) * | 1994-05-04 | 1996-10-16 | Gen Instrument Corp | Convolutional interleaver and address generator with reduced storage requirement. |
-
1983
- 1983-10-05 JP JP58185012A patent/JPS607418B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228471A (ja) * | 1987-03-17 | 1988-09-22 | Sony Corp | デジタルマルチチヤンネルレコ−ダ |
| JPH0479616A (ja) * | 1990-07-20 | 1992-03-13 | Matsushita Electric Ind Co Ltd | データ並べ替え装置 |
| EP0681373A3 (en) * | 1994-05-04 | 1996-10-16 | Gen Instrument Corp | Convolutional interleaver and address generator with reduced storage requirement. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607418B2 (ja) | 1985-02-25 |
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