JPH0479759A - 電圧駆動形半導体素子の駆動回路 - Google Patents
電圧駆動形半導体素子の駆動回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明はＩＧＢＴ、ＭＯＳＦＥＴなどの電圧駆動形半
導体素子の駆動回路に関し、特にインバータなどの電力
変換装置において短絡事故などによって生じる過電流か
らこれらの素子を保護する過電流保護機能を持つ駆動回
路に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
導体素子の駆動回路に関し、特にインバータなどの電力
変換装置において短絡事故などによって生じる過電流か
らこれらの素子を保護する過電流保護機能を持つ駆動回
路に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
以下電圧駆動形半導体素子としてＩ ＧＢＴを例にとり
説明を行う。 第８図はこの種の過電流保護回路の基本動作の説明図で
、同図（Ａ）は電力変換装置における短絡事故時の模擬
回路を示し、同図（Ｂ）はこの時のＴＧＢＴ素子の電圧
、電流波形を示す。 同図（Ａ）においてＥｄは直流電源（電圧）、ＱｌはＩ
ＧＢＴ、ｆは配線インダクタンス １はＩＧＢＴＱＩに
対するゲート駆動回路である。また同図（Ｂ）において
ＶＣＥはＩＧＢＴＱＩのコレクタ・エミッタ間電圧、Ｉ
ＣはＱｌの主回路端子（つまりコレクタ、エミッタ）間
を流れるコレクタ電流、ＶＧＥは同しくＱｌのゲート・
エミッタ間電圧（つまりゲート駆動回路１の出力電圧）
である。 図示のように短絡期間（即ち第８図（Ｂ）の時点ｔｏ−
ｔ１間）中はＩＣ；ＢＴＱＩにほぼ直流回路電圧Ｅｄが
印加された状態で短絡電流Ｔｃが流れる。この短絡電流
１ｃば素子Ｑ１の直流定格電流の４〜５倍（高耐圧の素
子では１０倍程度）にも達する。従って、短絡期間中に
素子Ｑ１に印加される瞬時電力は極めて大きく、短絡発
生後、短時間（１０μｓｅｃ程度）でゲートをオフする
ことにより、過電流を遮断する必要がある。このため、
過電流保護機能をゲート駆動回路に内蔵していた。 第７図は過電流保護機能を持つ従来のゲート駆動回路の
構成例を示す。同図においてＱｌは主スイツチング素子
のＩＧＢＴ、ＰＨ１は図外の制御回路からの駆動信号Ｖ
ｌｌｌ＋を絶縁するためのフォトカプラ、Ｖｌ及び■２
はそれぞれオンゲート電圧印加用電圧源とオフゲート電
圧印加用電圧源である。 次にこの第７図の通常の動作を説明する。駆動信号ＶＤ
ＲによってフォトカプラＰＨ１がオンするとトランジス
タＴｌがオフし、この結果、トランジスタＴ２がオン、
同Ｔ３がオフとなって、ＩＧＢＴＱＩのゲート・エミッ
タ間にはゲート抵抗Ｒ，を介してオンゲート電圧■１が
印加される。 この際、トランジスタＴｌｌはオフとなることがら、抵
抗Ｒ１１，ツェナダイオードＺＤＩを介し、トランジス
タＴ４にベース電流が流れようとするが、コンデンサＣ
Ｉを設けることによってトランジスタＴ４が動作するタ
イミングを遅らせている。■Ｇ Ｂ Ｔ Ｑｌのゲート
・エミッタ間に前記のようにオン電圧が与えられるとＱ
ｌはオンし、Ｑｌのコレクタ・エミッタ間電圧はオン電
圧（ＶＣＥ（。１とする）まで低下し、同時にコンデン
サＣＩの正側端子（つまりツェナダイオードＺＤＩのカ
ソード端子）はダイオードＤ１を介してＩＧＢＴＱＩの
オン時のコレクタ電位側に引き落される。第７図ではこ
のとき、 Ｖｚｏ＋ ＋ＶＢ！＋ｒ４） ＞Ｖ２ ＋ＶｃＥ＋ｏｎ
＋ ＋Ｖｐｕ＋ｕ但し、Ｖｚｎ＋ ：ツェナダイオー
ドＺＤＩのツェナ電圧、 ＶＩＥ（Ｔ４１ ： ｌ・ランジスタＴ４のＶＢＥ、Ｖ
Ｆ（ＤＩ） ：ダイオードＤＩの順方向電圧、となる
ように部品を選定しておくことによりＩＧ Ｂ Ｔ Ｑ
ｌのオン状態ではトランジスタＴ４をオフに保っている
。 次に、駆動信号■。の消滅によってフォトカプラＰＨ１
がオフになると、トランジスタＴ１がオンし、これによ
りトランジスタＴ２がオフ、同Ｔ３がオンとなってＩＧ
ＢＴＱＩのゲート・エミッタ間にはゲート抵抗Ｒ０を介
してオフゲート電圧■２か印加されＱｌはオフとなる。 このときトランジスタＴｌｌのオンによりコンデンサＣ
Ｉの電荷を放電して次のターンオン動作に備えている。 さてＩＧＢＴＱＩのオン期間中に短絡事故が発生した場
合にはＱｌのコレクタ・エミッタ間電圧の増大に伴い、 Ｖ２ＤＩ ＋ＶＩＩＥ（丁４）＜Ｖ２ ＋Ｖｃｃ
（ｏｎ＋＋Ｖｚｎ１）となり、トランジスタＴ４が導
通し、Ｉ ＧＢＴＱｌのゲート・エミッタ間にオフゲー
ト電圧Ｖ２を印加してＱｌをオフし過電流を遮断する。 この際、ＩＧＢＴＱＩ のゲート・エミッタ間電圧ＶＧ
Ｅは第８図（Ｂ）の時点Ｌ１以鋒の実線波形のように、
通常のターンオフ動作時とは異なり、コンデンサＣ２の
電圧に依存して時間の経過とともに徐々に低下する。こ
の結果、コレクタ電流ＩＣの減少速度も小さくなり、電
流遮断時の■。Ｅの跳ね上がり電圧■ＣＥＰを抑制でき
る。なお第８１１Ｆ （Ｂ）中の破線は通常のオフゲー
ト電圧■２を印加して過電流を遮断した場合の動作波形
を示す。
説明を行う。 第８図はこの種の過電流保護回路の基本動作の説明図で
、同図（Ａ）は電力変換装置における短絡事故時の模擬
回路を示し、同図（Ｂ）はこの時のＴＧＢＴ素子の電圧
、電流波形を示す。 同図（Ａ）においてＥｄは直流電源（電圧）、ＱｌはＩ
ＧＢＴ、ｆは配線インダクタンス １はＩＧＢＴＱＩに
対するゲート駆動回路である。また同図（Ｂ）において
ＶＣＥはＩＧＢＴＱＩのコレクタ・エミッタ間電圧、Ｉ
ＣはＱｌの主回路端子（つまりコレクタ、エミッタ）間
を流れるコレクタ電流、ＶＧＥは同しくＱｌのゲート・
エミッタ間電圧（つまりゲート駆動回路１の出力電圧）
である。 図示のように短絡期間（即ち第８図（Ｂ）の時点ｔｏ−
ｔ１間）中はＩＣ；ＢＴＱＩにほぼ直流回路電圧Ｅｄが
印加された状態で短絡電流Ｔｃが流れる。この短絡電流
１ｃば素子Ｑ１の直流定格電流の４〜５倍（高耐圧の素
子では１０倍程度）にも達する。従って、短絡期間中に
素子Ｑ１に印加される瞬時電力は極めて大きく、短絡発
生後、短時間（１０μｓｅｃ程度）でゲートをオフする
ことにより、過電流を遮断する必要がある。このため、
過電流保護機能をゲート駆動回路に内蔵していた。 第７図は過電流保護機能を持つ従来のゲート駆動回路の
構成例を示す。同図においてＱｌは主スイツチング素子
のＩＧＢＴ、ＰＨ１は図外の制御回路からの駆動信号Ｖ
ｌｌｌ＋を絶縁するためのフォトカプラ、Ｖｌ及び■２
はそれぞれオンゲート電圧印加用電圧源とオフゲート電
圧印加用電圧源である。 次にこの第７図の通常の動作を説明する。駆動信号ＶＤ
ＲによってフォトカプラＰＨ１がオンするとトランジス
タＴｌがオフし、この結果、トランジスタＴ２がオン、
同Ｔ３がオフとなって、ＩＧＢＴＱＩのゲート・エミッ
タ間にはゲート抵抗Ｒ，を介してオンゲート電圧■１が
印加される。 この際、トランジスタＴｌｌはオフとなることがら、抵
抗Ｒ１１，ツェナダイオードＺＤＩを介し、トランジス
タＴ４にベース電流が流れようとするが、コンデンサＣ
Ｉを設けることによってトランジスタＴ４が動作するタ
イミングを遅らせている。■Ｇ Ｂ Ｔ Ｑｌのゲート
・エミッタ間に前記のようにオン電圧が与えられるとＱ
ｌはオンし、Ｑｌのコレクタ・エミッタ間電圧はオン電
圧（ＶＣＥ（。１とする）まで低下し、同時にコンデン
サＣＩの正側端子（つまりツェナダイオードＺＤＩのカ
ソード端子）はダイオードＤ１を介してＩＧＢＴＱＩの
オン時のコレクタ電位側に引き落される。第７図ではこ
のとき、 Ｖｚｏ＋ ＋ＶＢ！＋ｒ４） ＞Ｖ２ ＋ＶｃＥ＋ｏｎ
＋ ＋Ｖｐｕ＋ｕ但し、Ｖｚｎ＋ ：ツェナダイオー
ドＺＤＩのツェナ電圧、 ＶＩＥ（Ｔ４１ ： ｌ・ランジスタＴ４のＶＢＥ、Ｖ
Ｆ（ＤＩ） ：ダイオードＤＩの順方向電圧、となる
ように部品を選定しておくことによりＩＧ Ｂ Ｔ Ｑ
ｌのオン状態ではトランジスタＴ４をオフに保っている
。 次に、駆動信号■。の消滅によってフォトカプラＰＨ１
がオフになると、トランジスタＴ１がオンし、これによ
りトランジスタＴ２がオフ、同Ｔ３がオンとなってＩＧ
ＢＴＱＩのゲート・エミッタ間にはゲート抵抗Ｒ０を介
してオフゲート電圧■２か印加されＱｌはオフとなる。 このときトランジスタＴｌｌのオンによりコンデンサＣ
Ｉの電荷を放電して次のターンオン動作に備えている。 さてＩＧＢＴＱＩのオン期間中に短絡事故が発生した場
合にはＱｌのコレクタ・エミッタ間電圧の増大に伴い、 Ｖ２ＤＩ ＋ＶＩＩＥ（丁４）＜Ｖ２ ＋Ｖｃｃ
（ｏｎ＋＋Ｖｚｎ１）となり、トランジスタＴ４が導
通し、Ｉ ＧＢＴＱｌのゲート・エミッタ間にオフゲー
ト電圧Ｖ２を印加してＱｌをオフし過電流を遮断する。 この際、ＩＧＢＴＱＩ のゲート・エミッタ間電圧ＶＧ
Ｅは第８図（Ｂ）の時点Ｌ１以鋒の実線波形のように、
通常のターンオフ動作時とは異なり、コンデンサＣ２の
電圧に依存して時間の経過とともに徐々に低下する。こ
の結果、コレクタ電流ＩＣの減少速度も小さくなり、電
流遮断時の■。Ｅの跳ね上がり電圧■ＣＥＰを抑制でき
る。なお第８１１Ｆ （Ｂ）中の破線は通常のオフゲー
ト電圧■２を印加して過電流を遮断した場合の動作波形
を示す。
しかしながら第７図のゲート駆動回路における過電流保
護には以下のような問題があった。 ■、ターンオン確認タイマ（コンデンサＣ１による遅れ
）があるため、第８図（Ｂ）に示したように過電流が流
れた場合にもこのタイマコンデンサＣ１がチャージアッ
プするまでの間（時点１−ｔ、までの期間）、ＩＧＢＴ
ＱＩのゲート電圧ＶＩは低下しない。１．＝１．以鋒、
ゲート電圧ＶＧＥが低下し遮断動作に入る。 一方、前記ターンオン確認タイマの時間は次のような条
件を満たす必要がある。即ち第９図はインバータ回路に
おけるＩＧＥＴのターンオン動作の説明図であり、同図
（Ａ）はインバータの主回路の構成例を、同図（Ｂ）は
ＩＧＢＴのターンオン時の動作波形をそれぞれ示す。な
お同図（Ａ）においてＣＯは直流電源Ｅｄを構成する平
滑コンデンサ、Ｑｌ（Ｑ１１〜Ｑ１６）は３相ブリツジ
インバータを構成するＩＧＢＴ、ＤＯ（ＤＯＩ〜Ｄ０６
）はそれぞれ各ＩＧＢＴＱＩＩ〜Ｑ１６と並列接続され
たフリーホイリングダイオードである。 この第９図（Ｂ）に示すようにＩＧＢＴＱＩのターンオ
ン時、そのコレクタ・エミッタ間電圧■、は直列アーム
のフリーホイリングダイオードＤＯの逆回復に伴い急激
に低下し、最終的に飽和電圧となる。この際、図示のよ
うに電圧の降下の割合が低電圧になるほど緩やかになる
ため、時点ｔｌｌ〜ｔ１２までのターンオン時間は比較
的長くなる。従って前述のターンオン確認タイマ時間も
比較的長くしておく必要がある。従って従来のゲート駆
動回路では、過電流保護動作時、必要以上にＩ ＧＢＴ
素子にストレスが加わっていた。 ■、また第９図（Ａ）に示したＩ ＧＢＴインバータの
構成において短絡事故時の過電流保護動作時にもう１つ
問題がある。第１０図はこの問題を説明するだめの図で
、同図（Ａ）はＩＧＢＴＱＩの制御回路側の基本的な構
成と各動作信号との関係を示し、同図（Ｂ）は制御回路
からゲート駆動回路に与えられる駆動信号ＶＤ、ｌのパ
ルス幅が広い場合のＩ ＧＢＴの動作波形を、同［１１
（Ｃ）は同じく駆動信号■ＤＲのパルス幅が狭い場合の
動作波形をそれぞれ示す。 即ち、第１０図（Ａ）のＰＷＭ制御回路２からゲート駆
動回路１に与えられる駆動信号ＶＤＩ＋のパル“ス幅お
よび短絡事故発生のタイミングによって、ゲート電圧■
。、をゆっくり降下させる、いわゆるソフト遮断が機能
しないことがある。ここで第１０図（Ｂ）のように駆動
信号ＶＤ１１のパルス幅が広（、短絡発生後、過電流を
遮断しきるまで（Ｔ、１期間）、信号が無くならない場
合にはソフト遮断が機能し、Ｉ ＧＢＴ素子Ｑ１を安全
にオフさせることがでる。 これに対し同図（Ｃ）のように、Ｔ、Ｉ期間中に駆動信
号■□が無くなった場合には、ゲート電圧Ｖ０、が通常
のターンオフと同様に急激に変化し、ソフト遮断が機能
しない。このように、 １）駆動信号ＶＤＩ＋のパルス幅が狭い場合、ｉｉ）素
子短絡直後に素子にオフ信号が入力された場合、 にはソフト遮断が機能せず、ＩＧＢＴ素子Ｑ素子室１に
ターンオフでないことがあった。 そこで本発明はこの問題を解消できる電圧駆動形半導体
素子の駆動回路を提供することを課題とする。
護には以下のような問題があった。 ■、ターンオン確認タイマ（コンデンサＣ１による遅れ
）があるため、第８図（Ｂ）に示したように過電流が流
れた場合にもこのタイマコンデンサＣ１がチャージアッ
プするまでの間（時点１−ｔ、までの期間）、ＩＧＢＴ
ＱＩのゲート電圧ＶＩは低下しない。１．＝１．以鋒、
ゲート電圧ＶＧＥが低下し遮断動作に入る。 一方、前記ターンオン確認タイマの時間は次のような条
件を満たす必要がある。即ち第９図はインバータ回路に
おけるＩＧＥＴのターンオン動作の説明図であり、同図
（Ａ）はインバータの主回路の構成例を、同図（Ｂ）は
ＩＧＢＴのターンオン時の動作波形をそれぞれ示す。な
お同図（Ａ）においてＣＯは直流電源Ｅｄを構成する平
滑コンデンサ、Ｑｌ（Ｑ１１〜Ｑ１６）は３相ブリツジ
インバータを構成するＩＧＢＴ、ＤＯ（ＤＯＩ〜Ｄ０６
）はそれぞれ各ＩＧＢＴＱＩＩ〜Ｑ１６と並列接続され
たフリーホイリングダイオードである。 この第９図（Ｂ）に示すようにＩＧＢＴＱＩのターンオ
ン時、そのコレクタ・エミッタ間電圧■、は直列アーム
のフリーホイリングダイオードＤＯの逆回復に伴い急激
に低下し、最終的に飽和電圧となる。この際、図示のよ
うに電圧の降下の割合が低電圧になるほど緩やかになる
ため、時点ｔｌｌ〜ｔ１２までのターンオン時間は比較
的長くなる。従って前述のターンオン確認タイマ時間も
比較的長くしておく必要がある。従って従来のゲート駆
動回路では、過電流保護動作時、必要以上にＩ ＧＢＴ
素子にストレスが加わっていた。 ■、また第９図（Ａ）に示したＩ ＧＢＴインバータの
構成において短絡事故時の過電流保護動作時にもう１つ
問題がある。第１０図はこの問題を説明するだめの図で
、同図（Ａ）はＩＧＢＴＱＩの制御回路側の基本的な構
成と各動作信号との関係を示し、同図（Ｂ）は制御回路
からゲート駆動回路に与えられる駆動信号ＶＤ、ｌのパ
ルス幅が広い場合のＩ ＧＢＴの動作波形を、同［１１
（Ｃ）は同じく駆動信号■ＤＲのパルス幅が狭い場合の
動作波形をそれぞれ示す。 即ち、第１０図（Ａ）のＰＷＭ制御回路２からゲート駆
動回路１に与えられる駆動信号ＶＤＩ＋のパル“ス幅お
よび短絡事故発生のタイミングによって、ゲート電圧■
。、をゆっくり降下させる、いわゆるソフト遮断が機能
しないことがある。ここで第１０図（Ｂ）のように駆動
信号ＶＤ１１のパルス幅が広（、短絡発生後、過電流を
遮断しきるまで（Ｔ、１期間）、信号が無くならない場
合にはソフト遮断が機能し、Ｉ ＧＢＴ素子Ｑ１を安全
にオフさせることがでる。 これに対し同図（Ｃ）のように、Ｔ、Ｉ期間中に駆動信
号■□が無くなった場合には、ゲート電圧Ｖ０、が通常
のターンオフと同様に急激に変化し、ソフト遮断が機能
しない。このように、 １）駆動信号ＶＤＩ＋のパルス幅が狭い場合、ｉｉ）素
子短絡直後に素子にオフ信号が入力された場合、 にはソフト遮断が機能せず、ＩＧＢＴ素子Ｑ素子室１に
ターンオフでないことがあった。 そこで本発明はこの問題を解消できる電圧駆動形半導体
素子の駆動回路を提供することを課題とする。
前記の課題を解決するために第１発明の回路は、「少な
くとも制御回路からの駆動信号（ＶＤＲなど）によって
オン、オフされるフォトカプラ（ＰＨ１など）と、ベー
スが互に接続された１対の出力トランジスタ（Ｔ２．Ｔ
３など）とを備え、前記フォトカプラの出力信号を用い
て、（トランジスタＴ１などと）前記出力トランジスタ
を介し電圧駆動形半導体素子（ＩＧＢＴなど）の制御端
子（ゲートなど）と第１の主端子（エミッタなど）との
間にオン、オフの制御電圧（ゲート１圧ＶＬＶ２など）
を与え、前記電圧駆動形半導体素子の前記第１の主端子
と第２の主端子（コレクタなと）との間をそれぞれオン
、オフさせる電圧駆動形半導体素子の駆動回路において
、 抵抗とツェナダイオードとの直列接続から成り、一端が
前記第２の主端子に接続され、かつ前記第１および第２
の主端子間の電圧が所定（ｔｉ（ｖｔｈｌなど）以上と
なったとき通流する直列回路（抵抗Ｒ５，Ｒ６、ツェナ
ダイオードＺＤＩなど）と、前記電圧駆動形半導体素子
をオンすべき前記フォトカプラの出力信号の出力後、（
トランジスタＴ１１．抵抗Ｒ１１，コンデンサ０１など
を介し）所定時間を経て該出力信号および前記直列回路
の通流電流の両者の存在を検出する検出手段（駆動信号
有無判別用トランジスタＴ５．端子電圧検出用トランジ
スタＴ４など）と、 一端が前記出力トランジスタのベースにダイオード（Ｄ
２など）を介して結合され、前記検出手段の検出の間、
時間の経過と共に自身の電圧を徐々に降下させ、この電
圧降下と共に前記電圧駆動形半導体素子をオフ側に導び
く可変電圧源（コンデンサ０２など）とを備えたＪもの
とし、また第２発明の回路は、前記第１発明の「電圧駆
動形半導体素子の駆動回路において、さらに前記電圧駆
動形半導体素子の制御端子と前記可変電圧源とを結合し
、該半導体素子の過電圧時の変位電流を導通させる極性
に設けられた変位電流バイパス用ダイオード（Ｄ４など
）を備えた」ものとし、 また第３発明の回路は、前記第１発明のｒ電圧駆動形半
導体素子の駆動回路において、さらに前記可変電圧源の
電圧降下によってオン状態に導びかれ、前記電圧駆動形
半導体素子の前記制御端子と第１の主端子との間を該半
導体素子の過電圧時の変位電流をバイパスし得るように
短絡する変位電流バイパス用トランジスタ（Ｔ６など）
を備えたｊものとし、 また第４発明の回路は、前記第１ないし第３発明のｒ電
圧駆動形半導体素子の駆動回路において、さらに前記検
出手段の検出に基づいて以後、前記フォトカプラの出力
信号を、前記電圧駆動形半導体素子をオンすべき信号に
固定する手段（フォトカブラ出力固定用トランジスタＴ
７など）を備えたｊものとし、 また第５発明の回路は、前記第１ないし第３発明の「電
圧動形半導体素子の駆動回路において、さらに前記検出
手段の検出に基づいて以後、所定期間のみ、前記フォト
カプラの出力信号を、前記電圧駆動形半導体素子をオン
すべき信号に固定する手段（フォトカプラ出力、固定用
トランジスタＴ７．コンデンサＣ３，抵抗Ｒ８，ダイオ
ードＤ５など）を備えた」ものとする。
くとも制御回路からの駆動信号（ＶＤＲなど）によって
オン、オフされるフォトカプラ（ＰＨ１など）と、ベー
スが互に接続された１対の出力トランジスタ（Ｔ２．Ｔ
３など）とを備え、前記フォトカプラの出力信号を用い
て、（トランジスタＴ１などと）前記出力トランジスタ
を介し電圧駆動形半導体素子（ＩＧＢＴなど）の制御端
子（ゲートなど）と第１の主端子（エミッタなど）との
間にオン、オフの制御電圧（ゲート１圧ＶＬＶ２など）
を与え、前記電圧駆動形半導体素子の前記第１の主端子
と第２の主端子（コレクタなと）との間をそれぞれオン
、オフさせる電圧駆動形半導体素子の駆動回路において
、 抵抗とツェナダイオードとの直列接続から成り、一端が
前記第２の主端子に接続され、かつ前記第１および第２
の主端子間の電圧が所定（ｔｉ（ｖｔｈｌなど）以上と
なったとき通流する直列回路（抵抗Ｒ５，Ｒ６、ツェナ
ダイオードＺＤＩなど）と、前記電圧駆動形半導体素子
をオンすべき前記フォトカプラの出力信号の出力後、（
トランジスタＴ１１．抵抗Ｒ１１，コンデンサ０１など
を介し）所定時間を経て該出力信号および前記直列回路
の通流電流の両者の存在を検出する検出手段（駆動信号
有無判別用トランジスタＴ５．端子電圧検出用トランジ
スタＴ４など）と、 一端が前記出力トランジスタのベースにダイオード（Ｄ
２など）を介して結合され、前記検出手段の検出の間、
時間の経過と共に自身の電圧を徐々に降下させ、この電
圧降下と共に前記電圧駆動形半導体素子をオフ側に導び
く可変電圧源（コンデンサ０２など）とを備えたＪもの
とし、また第２発明の回路は、前記第１発明の「電圧駆
動形半導体素子の駆動回路において、さらに前記電圧駆
動形半導体素子の制御端子と前記可変電圧源とを結合し
、該半導体素子の過電圧時の変位電流を導通させる極性
に設けられた変位電流バイパス用ダイオード（Ｄ４など
）を備えた」ものとし、 また第３発明の回路は、前記第１発明のｒ電圧駆動形半
導体素子の駆動回路において、さらに前記可変電圧源の
電圧降下によってオン状態に導びかれ、前記電圧駆動形
半導体素子の前記制御端子と第１の主端子との間を該半
導体素子の過電圧時の変位電流をバイパスし得るように
短絡する変位電流バイパス用トランジスタ（Ｔ６など）
を備えたｊものとし、 また第４発明の回路は、前記第１ないし第３発明のｒ電
圧駆動形半導体素子の駆動回路において、さらに前記検
出手段の検出に基づいて以後、前記フォトカプラの出力
信号を、前記電圧駆動形半導体素子をオンすべき信号に
固定する手段（フォトカブラ出力固定用トランジスタＴ
７など）を備えたｊものとし、 また第５発明の回路は、前記第１ないし第３発明の「電
圧動形半導体素子の駆動回路において、さらに前記検出
手段の検出に基づいて以後、所定期間のみ、前記フォト
カプラの出力信号を、前記電圧駆動形半導体素子をオン
すべき信号に固定する手段（フォトカプラ出力、固定用
トランジスタＴ７．コンデンサＣ３，抵抗Ｒ８，ダイオ
ードＤ５など）を備えた」ものとする。
電圧駆動形半導体素子の出力端子（ＩＧＢＴの場合はコ
レクタ）に抵抗とツェナダイオードとの直列回路の一端
を接続し、この直列回路を流れる電流の有無によって素
子に過大な順電圧降下が生しているか否かを判別し、タ
ーンオン確認タイマ時間経過後における駆動信号ＶＤＲ
の存在情報と合わせて過電流を検知する構成とする。ま
た、過電流検知回路に流れる電流を検出し、駆動信号Ｖ
ＤＨの変化を受付けないようにする。 従って前記ツェナダイオードの電圧はゲート駆動回路の
電源電圧に無関係に決められることから、検出レベルを
高く設定でき、過電流検知に要する時間（ターンオン確
認タイマ時間）を短くでき、短絡期間中に素子が消費す
るエネルギを低減できる。 また、過電流検知回路の動作時には駆動信号■ＤＲの変
化を受付けないようにしたことから、駆動信号ＶＤＩＩ
のパルス幅や短絡事故の発生タイミングによらず、Ｉ
ＧＢＴ素子を過電流から安全に保護できる。
レクタ）に抵抗とツェナダイオードとの直列回路の一端
を接続し、この直列回路を流れる電流の有無によって素
子に過大な順電圧降下が生しているか否かを判別し、タ
ーンオン確認タイマ時間経過後における駆動信号ＶＤＲ
の存在情報と合わせて過電流を検知する構成とする。ま
た、過電流検知回路に流れる電流を検出し、駆動信号Ｖ
ＤＨの変化を受付けないようにする。 従って前記ツェナダイオードの電圧はゲート駆動回路の
電源電圧に無関係に決められることから、検出レベルを
高く設定でき、過電流検知に要する時間（ターンオン確
認タイマ時間）を短くでき、短絡期間中に素子が消費す
るエネルギを低減できる。 また、過電流検知回路の動作時には駆動信号■ＤＲの変
化を受付けないようにしたことから、駆動信号ＶＤＩＩ
のパルス幅や短絡事故の発生タイミングによらず、Ｉ
ＧＢＴ素子を過電流から安全に保護できる。
第１図は第１発明の実施例を示す回路図で、第７図に対
応するものである。通常のスイッチング時の動作は従来
例の第７図と同様にフォトカブラＰＨ１の信号を受けた
トランジスタＴ１と、これにつながるトランジスタＴ２
．Ｔ３によって行われる。 第７図との違いは、ＩＧＢＴＱＩの端子電圧（コレクタ
・エミッタ電圧）検出用のトランジスタＴ４と、図外の
制御回路からの駆動信号■。Ｒの有無の判別用トランジ
スタＴ５とを別々に設け、これらトランジスタＴ４．Ｔ
５を直列に接続してコンデンサＣ２の電荷を抵抗Ｒ２を
介して放電するように可変電圧源１００を構成している
点である。 さらに、ＩＧＢＴＱＩの端子電圧の検出は抵抗Ｒ５、Ｒ
６とツェナダイオードＺＤＩを直列に接続したものを素
子Ｑ１の出力端子（コレクタ端子）に接続し、抵抗Ｒ５
を流れる電流でトランジスタＴ４を導通させる構成とし
ている。これにより、素子Ｑ１の端子電圧の検出レベル
を高くでき、ターンオン確認タイマ時間を短くすること
ができる。 例えば、第９図（Ｂ）のターンオン波形で従来の検出レ
ベル■いの場合には、１＞１．□の時点で■り 。、≦Ｖｔｈとなることからターンオン確認タイル時間
はｔ＋ｚ以上でなければならない。他方、本第１発明で
は、ゲート駆動回路の電源電圧に関わらず検出レベルを
任意に設定できる。仮に第９図（Ｂ）のように検出レベ
ルを■い１とすると、ターンオン確認タイマ時間はｔｌ
＋よりやや大きければ良いことになる。 このような素子Ｑ１のターンオンの過程では直列アーム
のフリーホイリングダイオードが逆回復するまでは直流
短絡状態であり、短絡事故が生じた場合の電流の挙動も
１ ＝ １ 、、までは通常のターンオン時と同様であ
る。従って、ｔ′、ｔｌ、で過電流を検知し、保護動作
に入れば、ターンオン時でも過電流を抑制して安全に素
子Ｑ１を遮断することができる。 第１図の回路の過電流保護動作は以下のようになる。フ
ォトカプラＰＨ１はオンしており、トランジスタＴＬＴ
ＩＩがオフ、Ｔ２がオン、Ｔ３がオフで、素子Ｑ１のゲ
ート・エミッタ間にはゲート抵抗Ｒ，を介してオンゲー
ト電圧■１が印加されている。ここでトランジスタＴｌ
ｌがオフのため、駆動信号有無判別用のトランジスタＴ
５には抵抗Ｒ１１からベース電流が流れようとするが、
ＩＧＢＴＱＩのコレクタ・エミッタ間電圧ＶＣＥが低い
ため、抵抗Ｒ５には電流が流れず、端子電圧検出用トラ
ンジスタＴ４はオフ状態となっている。従って、トラン
ジスタＴ５にもベース電流は流れず、可変電圧源１００
となるコンデンサＣ２の放電は生じない。 この状態で過電流が生じると、ＩＧＢＴ素子Ｑ１のコレ
クタ・エミッタ間電圧ＶＣＥが増大する。 このため、抵抗Ｒ６−ツェナダイオードＺＤ１ダイオー
ドＤ３−抵抗Ｒ５−オフゲート電圧電源Ｖ２を介して電
流が流れ、トランジスタＴ４が導通する。二〇Ｔ４の導
通に伴いトランジスタＴ５も導通し、コンデンサＣ２の
放電が始まる。この結果、従来の第７図と同様にＩＧＢ
ＴＱＩのゲート・エミッタ間電圧■、は時間の経過と共
に徐々に低下し、過電流を安全に遮断することができる
。 この場合、前述のようにターンオン確認タイマ時間を短
くすることができるので短絡期間中における素子Ｑ１の
消費エネルギを低減でき、素子保護の信転性を高められ
る。 第２図は第２発明の実施例を示すもので、第１図の構成
に加え、さらに可変電圧１００を構成するコンデンサＣ
２とＩＧＢＴＱＩのゲートＧを変位電流バイパス用のダ
イオードＤ４で接続している。 このことにより、素子Ｑ１のコレクタ・エミッタ間電圧
■。Ｅの上昇に伴い素子Ｑ１の接合容量（図示していな
い）を介して流れ込む電流による素子Ｑ１のゲート電圧
ＶＧＥの上昇（従ってゲート抵抗ＲＧによる電圧降下の
増大）を防止し、素子Ｑ１のターンオフを早める効果が
ある。 第３図は第３発明の実施例を示すもので、第１図の構成
に加え、さらに可変電圧源１００を構成するコンデンサ
Ｃ２の電圧の下降によってオンする変位電流バイパス用
のＰＮＰ ｌ−ランジスタＴ６を設けている。これによ
り過電流保護動作時、このＴ６によってＩＧＢＴ素子Ｑ
１のゲート・エミッタ回路を短絡し、前記変位電流によ
る素子Ｑ１のゲート電圧■。、の上昇を抑制する。 第４図は第４発明の実施例を示すもので、第１図のコン
デンサＣ２の放電経路に抵抗Ｒ７を挿入し、これに流れ
る電流で過電流保護動作を検知してフォトカプラ出力固
定用のトランジスタＴ７を動作させ、フォトカプラＰＨ
１の出力を短絡して駆動信号ｖｎ＋＋によらず保護回路
が機能する構成としている。 第５図は第５発明の実施例を示すもので、第４図で示し
たトランジスタＴ７のコレクタ回路に直列にコンデンサ
Ｃ３を追加して、過電流保護動作を検知後、一定期間だ
け駆動信号ＶＤＲを受付けないようにしたもので、保護
回路が動作する度に電源リセットを行わなくてよいとい
う特長がある。 また、トランジスタＴ７と並列に設けられたダイオード
Ｄ５と抵抗Ｒ８との直列回路は、フォトカプラＰＨ１が
オンした際にコンデンサＣ３に蓄積されていた電荷を放
電するための回路である。 第６図は第４図の別の実施例でありフォトカプラＰＨ２
の発光ダイオードＰＤをコンデンサＣ２の放電経路に挿
入し、このフォトカプラＰＨ２の出力トランジスタＰＴ
でフォトカブラＰＨ１の出力を短絡して、駆動信号ＶＤ
Ｒによらず保護回路が機能する構成としている。
応するものである。通常のスイッチング時の動作は従来
例の第７図と同様にフォトカブラＰＨ１の信号を受けた
トランジスタＴ１と、これにつながるトランジスタＴ２
．Ｔ３によって行われる。 第７図との違いは、ＩＧＢＴＱＩの端子電圧（コレクタ
・エミッタ電圧）検出用のトランジスタＴ４と、図外の
制御回路からの駆動信号■。Ｒの有無の判別用トランジ
スタＴ５とを別々に設け、これらトランジスタＴ４．Ｔ
５を直列に接続してコンデンサＣ２の電荷を抵抗Ｒ２を
介して放電するように可変電圧源１００を構成している
点である。 さらに、ＩＧＢＴＱＩの端子電圧の検出は抵抗Ｒ５、Ｒ
６とツェナダイオードＺＤＩを直列に接続したものを素
子Ｑ１の出力端子（コレクタ端子）に接続し、抵抗Ｒ５
を流れる電流でトランジスタＴ４を導通させる構成とし
ている。これにより、素子Ｑ１の端子電圧の検出レベル
を高くでき、ターンオン確認タイマ時間を短くすること
ができる。 例えば、第９図（Ｂ）のターンオン波形で従来の検出レ
ベル■いの場合には、１＞１．□の時点で■り 。、≦Ｖｔｈとなることからターンオン確認タイル時間
はｔ＋ｚ以上でなければならない。他方、本第１発明で
は、ゲート駆動回路の電源電圧に関わらず検出レベルを
任意に設定できる。仮に第９図（Ｂ）のように検出レベ
ルを■い１とすると、ターンオン確認タイマ時間はｔｌ
＋よりやや大きければ良いことになる。 このような素子Ｑ１のターンオンの過程では直列アーム
のフリーホイリングダイオードが逆回復するまでは直流
短絡状態であり、短絡事故が生じた場合の電流の挙動も
１ ＝ １ 、、までは通常のターンオン時と同様であ
る。従って、ｔ′、ｔｌ、で過電流を検知し、保護動作
に入れば、ターンオン時でも過電流を抑制して安全に素
子Ｑ１を遮断することができる。 第１図の回路の過電流保護動作は以下のようになる。フ
ォトカプラＰＨ１はオンしており、トランジスタＴＬＴ
ＩＩがオフ、Ｔ２がオン、Ｔ３がオフで、素子Ｑ１のゲ
ート・エミッタ間にはゲート抵抗Ｒ，を介してオンゲー
ト電圧■１が印加されている。ここでトランジスタＴｌ
ｌがオフのため、駆動信号有無判別用のトランジスタＴ
５には抵抗Ｒ１１からベース電流が流れようとするが、
ＩＧＢＴＱＩのコレクタ・エミッタ間電圧ＶＣＥが低い
ため、抵抗Ｒ５には電流が流れず、端子電圧検出用トラ
ンジスタＴ４はオフ状態となっている。従って、トラン
ジスタＴ５にもベース電流は流れず、可変電圧源１００
となるコンデンサＣ２の放電は生じない。 この状態で過電流が生じると、ＩＧＢＴ素子Ｑ１のコレ
クタ・エミッタ間電圧ＶＣＥが増大する。 このため、抵抗Ｒ６−ツェナダイオードＺＤ１ダイオー
ドＤ３−抵抗Ｒ５−オフゲート電圧電源Ｖ２を介して電
流が流れ、トランジスタＴ４が導通する。二〇Ｔ４の導
通に伴いトランジスタＴ５も導通し、コンデンサＣ２の
放電が始まる。この結果、従来の第７図と同様にＩＧＢ
ＴＱＩのゲート・エミッタ間電圧■、は時間の経過と共
に徐々に低下し、過電流を安全に遮断することができる
。 この場合、前述のようにターンオン確認タイマ時間を短
くすることができるので短絡期間中における素子Ｑ１の
消費エネルギを低減でき、素子保護の信転性を高められ
る。 第２図は第２発明の実施例を示すもので、第１図の構成
に加え、さらに可変電圧１００を構成するコンデンサＣ
２とＩＧＢＴＱＩのゲートＧを変位電流バイパス用のダ
イオードＤ４で接続している。 このことにより、素子Ｑ１のコレクタ・エミッタ間電圧
■。Ｅの上昇に伴い素子Ｑ１の接合容量（図示していな
い）を介して流れ込む電流による素子Ｑ１のゲート電圧
ＶＧＥの上昇（従ってゲート抵抗ＲＧによる電圧降下の
増大）を防止し、素子Ｑ１のターンオフを早める効果が
ある。 第３図は第３発明の実施例を示すもので、第１図の構成
に加え、さらに可変電圧源１００を構成するコンデンサ
Ｃ２の電圧の下降によってオンする変位電流バイパス用
のＰＮＰ ｌ−ランジスタＴ６を設けている。これによ
り過電流保護動作時、このＴ６によってＩＧＢＴ素子Ｑ
１のゲート・エミッタ回路を短絡し、前記変位電流によ
る素子Ｑ１のゲート電圧■。、の上昇を抑制する。 第４図は第４発明の実施例を示すもので、第１図のコン
デンサＣ２の放電経路に抵抗Ｒ７を挿入し、これに流れ
る電流で過電流保護動作を検知してフォトカプラ出力固
定用のトランジスタＴ７を動作させ、フォトカプラＰＨ
１の出力を短絡して駆動信号ｖｎ＋＋によらず保護回路
が機能する構成としている。 第５図は第５発明の実施例を示すもので、第４図で示し
たトランジスタＴ７のコレクタ回路に直列にコンデンサ
Ｃ３を追加して、過電流保護動作を検知後、一定期間だ
け駆動信号ＶＤＲを受付けないようにしたもので、保護
回路が動作する度に電源リセットを行わなくてよいとい
う特長がある。 また、トランジスタＴ７と並列に設けられたダイオード
Ｄ５と抵抗Ｒ８との直列回路は、フォトカプラＰＨ１が
オンした際にコンデンサＣ３に蓄積されていた電荷を放
電するための回路である。 第６図は第４図の別の実施例でありフォトカプラＰＨ２
の発光ダイオードＰＤをコンデンサＣ２の放電経路に挿
入し、このフォトカプラＰＨ２の出力トランジスタＰＴ
でフォトカブラＰＨ１の出力を短絡して、駆動信号ＶＤ
Ｒによらず保護回路が機能する構成としている。
本発明によれば、抵抗とツェナダイオードとを直列に接
続しで、その一端を電圧駆動形半導体素子の出力端子（
コレクタ）に接続し、この直列回路を流れる電流と制御
回路からゲート駆動回路に与えられる駆動信号の有無と
から過電流の発生を検知する構成としたため、必要最小
限の時間で前記素子の短絡を検知できるようになり、短
絡期間中に前記素子が消費するエネルギを低減できる。 また、過電流保護動作を検知後、駆動信号を受付けない
ように構成したので、駆動信号のパルス幅や短絡発生の
タイミングによらず安全に前記素子を保護できる。
続しで、その一端を電圧駆動形半導体素子の出力端子（
コレクタ）に接続し、この直列回路を流れる電流と制御
回路からゲート駆動回路に与えられる駆動信号の有無と
から過電流の発生を検知する構成としたため、必要最小
限の時間で前記素子の短絡を検知できるようになり、短
絡期間中に前記素子が消費するエネルギを低減できる。 また、過電流保護動作を検知後、駆動信号を受付けない
ように構成したので、駆動信号のパルス幅や短絡発生の
タイミングによらず安全に前記素子を保護できる。
第１図ないし第５図はそれぞれ第１ないし第５発明の実
施例としての回路図、 第６図は第４発明における第４図と異なる実施例を示す
回路図、 第７図は第１図ないし第６図に対応する従来の回路図、 第８図は過電流保護回路の基本動作の説明図、第９図は
インバータの主回路構成とＩＧＢＴターンオン時の動作
波形を示す図、 第１Ｏ図はＩ ＧＢＴインバータにおける短絡事故時の
過電流保護動作の説明図である。 Ｑｌ：ＩＧＢＴ、ＶＤＲ：駆動信号、Ｐ ＨＬ Ｐ Ｈ
２：フォトカブラ、Ｔ１〜Ｔ７．’ｒｕ： トランジス
タ（Ｔ２．Ｔ３ ：出力トランジスタ、Ｔ４ ：端子
電圧検出用トランジスタ、Ｔ５４駆動信号有無判別用ト
ランジスタ、Ｔ６ ：変位電流バイパス用トランジスタ
、Ｔ７ ：フォトカプラ出力固定用トランジスタ）、Ｚ
Ｄｌ ：ツエナダイオード、Ｄ２〜Ｄ５：ダイオード（
Ｄ４ ：変位電流バイパス用ダイオード）、Ｒ１−Ｒ３
，Ｒ５−Ｒ８，Ｒ１１：抵抗、ＲＧ：ゲート抵抗、０１
〜Ｃ３：コンデンサ、１００：可変電圧源、■１ ：オ
ンゲート電圧（源）、■２：オフゲート電圧（源）。 （Ａ） （Ｂ） 浄９図 ↑ ｔ＝Ｑ 六 オ 図 （Ｂ） （Ｃ） 第１０図
施例としての回路図、 第６図は第４発明における第４図と異なる実施例を示す
回路図、 第７図は第１図ないし第６図に対応する従来の回路図、 第８図は過電流保護回路の基本動作の説明図、第９図は
インバータの主回路構成とＩＧＢＴターンオン時の動作
波形を示す図、 第１Ｏ図はＩ ＧＢＴインバータにおける短絡事故時の
過電流保護動作の説明図である。 Ｑｌ：ＩＧＢＴ、ＶＤＲ：駆動信号、Ｐ ＨＬ Ｐ Ｈ
２：フォトカブラ、Ｔ１〜Ｔ７．’ｒｕ： トランジス
タ（Ｔ２．Ｔ３ ：出力トランジスタ、Ｔ４ ：端子
電圧検出用トランジスタ、Ｔ５４駆動信号有無判別用ト
ランジスタ、Ｔ６ ：変位電流バイパス用トランジスタ
、Ｔ７ ：フォトカプラ出力固定用トランジスタ）、Ｚ
Ｄｌ ：ツエナダイオード、Ｄ２〜Ｄ５：ダイオード（
Ｄ４ ：変位電流バイパス用ダイオード）、Ｒ１−Ｒ３
，Ｒ５−Ｒ８，Ｒ１１：抵抗、ＲＧ：ゲート抵抗、０１
〜Ｃ３：コンデンサ、１００：可変電圧源、■１ ：オ
ンゲート電圧（源）、■２：オフゲート電圧（源）。 （Ａ） （Ｂ） 浄９図 ↑ ｔ＝Ｑ 六 オ 図 （Ｂ） （Ｃ） 第１０図
Claims (1)
- 【特許請求の範囲】 １）少なくとも制御回路からの駆動信号によってオン、
オフされるフォトカプラと、ベースが互に接続された１
対の出力トランジスタとを備え、前記フォトカプラの出
力信号を用いて、前記出力トランジスタを介し電圧駆動
形半導体素子の制御端子と第１の主端子との間にオン、
オフの制御電圧を与え、前記電圧駆動形半導体素子の前
記第１の主端子と第２の主端子との間をそれぞれオン、
オフさせる電圧駆動形半導体素子の駆動回路において、
抵抗とツェナダイオードとの直列接続から成り、一端が
前記第２の主端子に接続され、かつ前記第１および第２
の主端子間の電圧が所定値以上となったとき通流する直
列回路と、前記電圧駆動形半導体素子をオンすべき前記
フォトカプラの出力信号の出力後、所定時間を経て該出
力信号および前記直列回路の通流電流の両者の存在を検
出する検出手段と、 一端が前記出力トランジスタのベースにダイオードを介
して結合され、前記検出手段の検出の間、時間の経過と
共に自身の電圧を徐々に降下させ、この電圧降下と共に
前記電圧駆動形半導体素子をオフ側に導く可変電圧源と
を備えたことを特徴とする電圧駆動形半導体素子の駆動
回路。 ２）特許請求の範囲第１項に記載の電圧駆動形半導体素
子の駆動回路において、さらに前記電圧駆動形半導体素
子の制御端子と前記可変電圧源とを結合し、該半導体素
子の過電圧時の変位電流を導通させる極性に設けられた
変位電流バイパス用ダイオードを備えたことを特徴とす
る電圧駆動形半導体素子の駆動回路。 ３）特許請求の範囲第１項に記載の電圧駆動形半導体素
子の駆動回路において、さらに前記可変電圧源の電圧降
下によってオン状態に導びかれ、前記電圧駆動形半導体
素子の前記制御端子と第１の主端子との間を該半導体素
子の過電圧時の変位電流をバイパスし得るように短絡す
る変位電流バイパス用トランジスタを備えたことを特徴
とする電圧駆動形半導体素子の駆動回路。 ４）特許請求の範囲第１項ないし第３項に記載の電圧駆
動形半導体素子の駆動回路において、さらに前記検出手
段の検出に基づいて以後、前記フォトカプラの出力信号
を、前記電圧駆動形半導体素子をオンすべき信号に固定
する手段を備えたことを特徴とする電圧駆動形半導体素
子の駆動回路。 ５）特許請求の範囲第１項ないし第３項に記載の電圧駆
動形半導体素子の駆動回路において、さらに前記検出手
段の検出に基づいて以後、所定期間のみ、前記フォトカ
プラの出力信号を、前記電圧駆動形半導体素子をオンす
べき信号に固定する手段を備えたことを特徴とする電圧
駆動形半導体素子の駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191058A JP2669117B2 (ja) | 1990-07-19 | 1990-07-19 | 電圧駆動形半導体素子の駆動回路 |
| US07/729,480 US5200879A (en) | 1990-07-19 | 1991-07-12 | Drive circuit for voltage driven type semiconductor device |
| EP19910306553 EP0467682A3 (en) | 1990-07-19 | 1991-07-18 | Drive circuit for voltage driven type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191058A JP2669117B2 (ja) | 1990-07-19 | 1990-07-19 | 電圧駆動形半導体素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479759A true JPH0479759A (ja) | 1992-03-13 |
| JP2669117B2 JP2669117B2 (ja) | 1997-10-27 |
Family
ID=16268190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191058A Expired - Lifetime JP2669117B2 (ja) | 1990-07-19 | 1990-07-19 | 電圧駆動形半導体素子の駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5200879A (ja) |
| EP (1) | EP0467682A3 (ja) |
| JP (1) | JP2669117B2 (ja) |
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| JP2014168093A (ja) * | 2011-04-04 | 2014-09-11 | Renesas Electronics Corp | 電力用半導体装置 |
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