JPH0480480B2

JPH0480480B2 -

Info

Publication number: JPH0480480B2
Application number: JP2214428A
Authority: JP
Inventors: Noburo Tanimura; Akira Yamamoto; Kazuo Yoshizaki; Isao Akima
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1990-08-15
Filing date: 1990-08-15
Publication date: 1992-12-18
Also published as: JPH03205695A

Description

【発明の詳細な説明】この発明は、半導体記憶装置、特にそのセンス
アンプの改良に関する。

スタテイツク型ランダム・アクセス・メモリ
（RAM）におけるコモンデータ線対CDL，
の信号を増幅して、データ出力バツフア回路に伝
えるセンスアンプは、差動MISFETと、その負
荷として電流ミラー回路（アクテイブ負荷）とで
構成された非対称型差動増幅回路が用いられてい
た。したがつて、出力信号として、差動
MISFETのドレイン電流の差の電流が得られる
ため、このセンスアンプは、比較的感度を高くす
ることができる。しかし、増幅率は、５程度と小
さいため、コモンデータ線CDL，からの入
力レベル差が大きくならなければ、所定の出力電
圧が得られない。

また、このセンス・アンプを構成する素子の特
性のバラツキ等により生じるオフセツト電圧が、
そのまま次段に伝えられてしまうという欠点をこ
のセンス・アンプは持つている。さらにこのセン
ス・アンプは、一対の入力信号レベル差を入力信
号として受け、回路の設置電位に対して上記入力
信号レベルに応じた電位を有する出力信号を形成
する非対称型であるため、次段のロジツクスレツ
シヨルド電圧の影響を受け、ノイズマージンも小
さくなる。以上のことより、上記センスアンプを
用いた場合、コモンデータ線対CDL，のレ
ベル差を約0.5ボルトと大きくする必要があり、
高速動作化を図る上で大きな障害となつている。

この発明の目的は、高速動作化を図つた半導体
記憶装置を提供することにある。

この発明の他の目的は、素子の特性のバラツ
キ、ノイズの影響を軽減した高感度のセンスアン
プを備えた半導体記憶装置を提供することにあ
る。

この発明に従えば、コモンデータ線対CDL、
CDLの信号を受け、互いに逆相の出力信号を形
成する並列形態の第１、第２の非対称型差動増幅
回路がセンスアンプとして用いられる。

以下、この発明を実施例とともに詳細に説明す
る。

〔スタテイツクメモリシステムの構成及び動作〕

スタテイツクメモリシステムの構成を第１図に
従つて説明する。まず、点線で囲まれたブロツク
ダイアグラムはスタテイツクメモリシステムを示
しており、このシステムはＳ−RAM IC
ARRAY（以下、Ｓ−RAMと称する。）並びに計
算機の中央処理装置（以下、CPUと称する、図
示せず。）とＳ−RAMとの間のインターフエイ
ス回路から構成されている。Ｅはバツクアツプの
機能を原理的に表わした電源回路であり、通常は
電源E_Oが働いているが、電源E_OをOFFにしたと
き或はそれが故障したときに補助の電源E_Bが働
きメモリチツプの記憶内容を保持するように構成
されている。なお、電源V_CCとV_SSは全メモリIC
に共通となつている。

次に上記スタテイツクメモリシステムとCPU
との間の入出力信号を説明する。まず、アドレス
信号A_p〜A_kは実線で囲んだＳ−RAM内の2^k個の
メモリセルのアドレスを選択する信号である。そ
のうちA_p〜A_iのアドレス信号は各メモリICに共
通なアドレス信号として割り当てられA₁₊₁〜A_k
のアドレス信号はｍ列のICアレイの選択信号と
して割り当てられ、各列のICに共通なチツプセ
レクト信号として使われる。はライトイネ
ーブル信号であり、Ｓ−RAMにおけるデータの
読出し及び書込み命令信号であり、全メモリIC
のWE端子に供給される。MSはＳ−RAMのメモ
リ動作を開始させる、メモリ起動信号である。
D₁〜D₈はCPUとＳ−RAMとを結ぶデータバス
における入出力データである。

次にスタテイツクメモリシステムをＳ−RAM
と上記インターフエイス回路に分けて説明する、
まず、Ｓ−RAMはnkビツト集積回路（以下、nk
と称する。なお、1kビツトは2¹⁰＝1024ビツトを
示している。）を列にｍ個、行にＢ個配列し、（ｎ
×ｍ）ワード×Ｂビツトのマトリクス状に結線さ
れたICアレイより成つている。なお、Ｂ行のIC
アレイの各行におけるメモリICのデータ入力端
子D_ioとデータ出力端子D_putは共通に接続されて
いる。

次にインターフエイス回路を説明する。ADR
はCPUから送出されるアドレス信号A_p〜A_kを受
信し、Ｓ−RAMの動作にあつたタイミングのア
ドレス信号に変換するアドレスレシーバである。

DCRはＳ−RAMのチツプを選択するためのチ
ツプ選択制御信号（以下、CS₁〜CS_nと称する。
ｍ＝2^k-1）を送出するデコーダである。

DBDはCPUとＳ−RAMとの間のデータ入出
力がゲート制御信号GCにより切換えられるデー
タバスドライバである。なおゲート制御信号GC
はライト・エナーブル信号とメモリ起動信号
MSの論理的な組み合わせで作られる。

ICアレイのデータ出力D_O1〜D_OBは選択された
列のIC（Ｂ個）のデータ出力端子から読み出し出
力信号を受け、ICアレイのデータ入力D_I1〜D_IBは
選択された列のIC（Ｂ個）のデータ入力端子D_ioに
書き込みデータを送る。

次にスタテイツクメモリシステム内におけるア
ドレス信号の働きを説明する。

CPUからのアドレス信号A_p〜A_kは２つの系統
に分けられ、すなわち、アドレス信号A_p〜A_iは
Ｓ−RAMの各チツプ内のメモリマトリクスのア
ドレス信号として使用され、アドレス信号A_i+1〜
A_kはＳ−RAMのチツプからみた場合、そのチツ
プ全体を選ぶか否かのチツプ選択信号になる。

〔16kワード×１ビツトＳ−RAM回路構成〕第２Ａ図は、記憶容量が16kビツト、出力が１
ビツトのＳ−RAM集積回路（以下ICと称する）
の内部構成を示している。

16kビツトのメモリセルは、各々が128列（ロ
ウ）×32行（カラム）＝4096ビツト（4kビツト）
の記憶容量を持つ４つのマトリクス（メモリアレ
イＭ−ARY1〜Ｍ−ARY4）から構成され、各マ
トリクスはロウデコーダＲ−DCRの左右に２つ
づつに分けて配置されている。

ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A₀〜A₅，A₁₂〜A₁₃に基づいて得られる2⁸
＝256通りのデコード出力信号がロウデコーダＲ
−DCRより送出される。

このように各マトリクスのメモリーＭ−CEL
はワード線WL１〜WL１２８、WR１〜WR１２
８のいずれか一本と後に説明する相補データ線対
Ｄ１１，１１〜Ｄ１３２，１３２のいずれか
一対とに接続されている。

アドレス信号A₅，A₆は、４つのメモリマトリ
クスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて
１つのカラムを選択するためにアドレス信号A₇
〜A₁₁が用いられる。

メモリマトリクス選択信号GSは上記アドレス
信号A₅，A₆に基づいて４つの組み合せに解読す
る。

カラムデコーダＣ−DCR１〜Ｃ−DCR４はそ
れぞれ上記アドレス信号A₇〜A₁₁に基づいて2⁵＝
32通りのカラム選択用デコード出力信号を提供す
る。

読み出し時においてコモンデータ線対CDL，
CDLはコモンデータ線分割用トランジスタQ₁，
Q₁；……；Q₄，₄によつて各メモリアレイごと
に４分割され、書き込み時においてコモンデータ
線対CDL、は共通に結合される。

センスアンプSA１，SA２，SA３，SA４は上
記分割されるコモンデータ線対CDL，に対
応してそれぞれ設けられている。

この様にコモンデータ線対CDL，を分割
し、それぞれセンスアンプSA１，SA２，SA３，
SA４を設けたねらいはコモンデータ線対CDL，
CDLの寄生容量を分割し、メモリセル情報読み
出し動作の高速化を図ることにある。

アドレスバツフアADBは１４の外部アドレス
信号A₀〜A₁₂からそれぞれ14対の相補アドレス信
号ａａ ₀〜ａ ₁₂を作成し、デコーダ回路（Ｒ−
DCR，Ｃ−DCR，GS）に送出する。

内部制御信号発生回路COM−GEは２つの外部
制御信号（チツプセレクト信号）、（ライ
トイネーブル信号）を受けて、CS１（ロウデコ
ーダ制御信号）、SAC（センスアンプ制御信号）、
we（書き込み制御信号）、DOC（データ出力バツ
フア制御信号）、DIC（データ入力バツフア制御信
号）等を送出する。

〔16kワード×１ビツトＳ−RAM回路動作〕第2Aに示すＳ−RAMICの回路動作を第２Ｂ図
のタイミング図に従つて説明する。

このICにおける全ての動作つまりアドレス設
定動作、読み出し動作、書き込み動作は一方の外
部制御信号がロウレベルの期間のみ行なわれ
る。この際他方の外部制御信号がハイレベル
ならば読み出し動作を行ない、ロウレベルならば
書き込み動作を行なう。

まずアドレス設定動作および読み出し動作につ
いて説明する。

アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御
信号をハイレベルにしておくことによつて、
不確定なアドレス信号に基づくアドレス設定動作
および読み出し動作を防止できる。

外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CS１を受けて動作を開始す
る。上記ロウデコーダ（兼ワードドライバ）Ｒ−
DCRは８種類の相補対アドレス信号ａ ₀〜ａ ₅，ａ
₁₂〜ａ ₁₃を解読して１つのワード線を選択し、こ
れをハイレベルに駆動する。

一方、４つのメモリアレイＭ−ARY１〜Ｍ−
ARY４のうちいずれか１つがメモリアレイ選択
信号ｍ１−ｍ４によつて選択され、選択された１
つのメモリアレイ（例えばＭ−ARY１）中の１
つの相補データ線対（例えばＤ１１，１１）が
カラムデコーダ（例えばＣ−DCR１）によつて
選択される。

この様にして１つのメモリセルが選択（アドレ
ス設定）される。

アドレス設定動作によつて選択されたメモリセ
ルの情報は分割されたコモンデータ線対のうちの
１つに送出されたセンスアンプ（例えばSA１）
で増幅される。

この場合、４つのセンスアンプSA１，SA２，
SA３，SA４のうちいずれか１つがメモリアレイ
選択信号ｍ１〜ｍ４によつて選択され、選択され
た１つのセンスアンプのみがハイレベルの内部制
御信号SACを受けている期間動作する。

この様に４つのセンスアンプSA１，SA２，
SA３，SA４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費
電力化を図ることができる。上記非動作状態の３
つのセンスアンプの出力はハイインピーダンス
（フローテイング）状態とされる。

センスアンプの出力信号はデータ出力バツフア
DOBにより増幅され、出力データD_putとしてIC
外部に送出される。

上記データ出力がバツフアDOBはハイレベル
の制御信号DOCを受けている期間動作する。

次に書き込み動作について説明する。

外部制御信号がロウレベルになると、これ
に同期したハイレベルの制御信号weがコモンデ
ータ線分割用トランジスタ（Q₁，₁；……；
Q₄，₄）に印加され、コモンデータ線CDL，
CDLが共通に結合される。

一方、データ入力バツフアDIBは、ロウレベル
の制御信号DICを受けている期間、IC外部からの
入力データ信号D_ioを増幅し前記共通に結合され
たコモンデータ線対CDL，に送出する。

上記コモンデータ線対CDL，上の入力デ
ータ信号は、アドレス設定動作によつて定められ
たメモリセルＭ−CELに書き込まれる。

〔2kワード×８ビツトＳ−RAM回路構成〕第３Ａ図は、記憶容量が16kビツト、出力が８
ビツトのＳ−RAM集積回路（以下ICと称する）
の内部構成を示している。

16kビツトのメモリセルは、各々が128列（ロ
ウ）×16行（カラム）＝2048ビツト（2kビツト）
の記憶容量を持つ８つのマトリクス（メモリアレ
イＭ−ARY１〜Ｍ−ARY８）から構成され、各
マトリクスはロウデコーダＲ−DCRの左右に４
つづつに分けて配置されている。

ロウ系のアドレス選択線（ワード線WL１〜
WL１２８，WR１〜WR１２８）には、アドレ
ス信号A₀〜A₆に基づいて得られる2⁷＝128通りの
デコーダ出力信号がロウデコーダＲ−DCRより
送出される。

このように各マトリクスのメモリーＭ−CEL
はワード線WL１〜WL１２８，WR１〜WR１２
８のいずれか一本と後に説明する相補データ線対
Ｄ１１，１１〜Ｄ１３２，１３２のいずれか
一対とに接続されている。

なおワード線中間バツフアMB１，MB２は、
それぞれワード線WL１〜WL１２８，WR１〜
WR１２８の末端での遅延時間をできるだけ小さ
くするため増幅作用を有し、Ｍ−ARY２とＭ−
ARY３およびＭ−ARY６とＭ−ARY７との間
に配置されている。

アドレス信号A₇〜A₁₀は、上記８つのマトリク
スからそれぞれ１つづつのカラムを選択するため
に用いられる。

カラムデコーダＣ−DCRは上記アドレス信号
A₇〜A₁₀に基づいて2⁴＝16通りのカラム選択用デ
コード出力信号を提供する。

アドレスバツフアADBは11の外部アドレス信
号A0〜A10からそれぞれ11対の相補アドレス信
号a₀〜a₁₀を作成し、デコーダ回路（Ｒ−DCR、
Ｃ−DCR）に送出する。

内部制御信号発生回路COM−GEは３つの外部
制御信号（チツプセレクト信号）、（ライ
トイネーブル信号）、（アウトプツトイネーブ
ル信号）を受けて、CS１（ロウデコーダ制御信
号）、CS１２（センスアンプおよびデータ入力バ
ツフア制御信号）、ｗ・ｃ（書き込み制御信号）、
ｗ・ｃ・ｏ（データ出力バツフア制御信号）等を
送出する。

〔2kワード×８ビツトＳ−RAM回路動作〕第３Ａ図に示すＳ−RAMICの回路動作を第３
Ｂ図のタイミング図に従つて説明する。

このICにおける全ての動作つまりアドレス設
定動作、読み出し、書き込み動作は外部制御信号
CSがロウレベルの期間のみ行なわれる。この際
他方の外部制御信号がハイレベルならば読み
出し動作を行い、ロウレベルならば書き込み動作
を行う。

外部制御信号は８ビツトの出力信号をIC外
部に送出する際の出力タイミングを制御するため
に用いられる。

アドレス設定動作は、外部制御信号がロウ
レベルである場合、この期間に印加された信号に
基づいて常に行なわれる。逆に外部制御信号
をハイレベルにしておくことによつて、不確定な
アドレス信号に基づくアドレス設定動作および読
み出し動作を防止できる。

外部制御信号がロウレベルになると、ロウ
デコーダＲ−DCRはこの信号に同期したハイレ
ベルの内部制御信号CS１を受けて動作を開始す
る。上記ロウデコーダ（兼ワードドライバ）Ｒ−
DCRは７種類の相補対アドレス信号ａ ₀〜ａ ₆を解
読して左右一対のワード線を選択し、これをハイ
レベルに駆動する。

一方、カラムデコーダＣ−DCRは８つのメモ
リアレイＭ−ARY１〜Ｍ−ARY８からそれぞれ
１つづつのカラムを選択する。

この様にして各メモリアレイごとに１つすなわ
ち合計８つのメモリセルが選択（アドレス設定）
される。

アドレス設定動作によつて選択されたメモリセ
ルの情報は各メモリアレイのコモンデータ線対
CDL，に送出され各センスアンプSAで増幅
される。

上記センスアンプSAは外部制御信号に同期
したハイレベルの制御信号CS１２を受けている
期間動作する。

センスアンプSAの出力信号はデータ出力バツ
フアDOBにより増幅され、出力データD_put１〜
D_put８としてIC外部に送出される。

上記データ出力バツフアDOBはハイレベルの
制御信号・ｃ・ｏを受けている期間動作する。

次に書き込み動作について説明する。

外部制御信号およびが共にロウレベルに
なると、これに同期したハイレベルの制御信号
ｗ・ｃが書き込み制御トランジスタ（Q₁，₁；
……；Q₄，₄）に印加され、各コモンデータ線
対CDL，と各データ入力バツフアDIBとが
結合される。

一方、各メモリアレイに対応して設けられたデ
ータ入力バツフアDIBは、ロウレベルの制御信号
CS１２を受けている期間、IC外部から印加され
た８つの入力データ信号D_io１〜D_io８をそれぞれ
増幅し、各メモリアレイに対応して設けられたコ
モンデータ線対CDL，に送出する。

上記コモンデータ線対上の各入力データ信号
は、アドレス設定動作によつて定められた８つの
メモリセルＭ−CELにそれぞれ書き込まれる。

〔メモリセル回路〕

第４図に第２Ａ図および第３Ａ図のメモリーア
レイ中の１ビツトのメモリ・セルＭ−CELの回
路を示す。このメモリ・セルは直列接続された負
荷抵抗R₁，R₂と駆動用MISFET（絶縁ゲート型電
界効果トランジスタ）Q₁，Q₂から成る１対のイ
ンバータ回路の入出力を交差結合したフリツプ・
フロツプと１対のトランスミツシヨン・ゲート用
MISFET Q₃，Q₄で構成されている。フリツプフ
ロツプは情報の記憶手段として用いられ、トラン
スミツシヨン・ゲートはフリツプ・フロツプの相
補データ線対Ｄ，（D₁₁，₁₁……D₁₃₂，₁₃₂
間における情報の伝達を制御するためのアドレス
手段として用いられ、その動作はロウデコーダＲ
−DCRに接続されたワード線Ｗ（WL１，……
WL１２８，WR１，……WR１２８）に印加さ
れるアドレス信号によつて制御される。

〔周辺回路〕

第５図に周辺回路、例えば第２Ａ図および第３
Ａ図のデータ出力バツフアDOBを示す。このデ
ータ出力バツフアDOBでは、制御信号C_potが論理
“１”（＋V_cc）のとき、出力V_putが入力I_oに従つた
論理値となると共に非常に低い出力インピーダン
スが得られ、C_potが“０”のとき、V_potは入力I_o
に関係しない不定のレベルとなる、すなわち非常
に高い出力インピーダンスが得られる。このよう
に、高低両出力インピーダンスを有すバツフアは
複数のバツフア出力のWired−ORを可能とする。

最終段には、重い負荷を高速に駆動できるよ
う、駆動能力の大きいバイポーラ・トランジスタ
Q₁₀₅が使用され、Q₁₀₅はＰチヤンネルMISFETよ
り駆動能力の大きいＮチヤンネルMISFET Q₁₀₆
と一緒にプツシユプル回路を構成している。

第６図は、以上説明したスタテイツク型RAM
に用いられるセンサアンプSAの一実施例を示す
回路図である。

この実施例では、差動MISFET Q₂₀₁，Q₂₀₂及
びそれぞれのドレインに設けられた電流ミラー回
路を構成するアクテイブ負荷MISFET Q₂₀₃，
Q₂₀₄とで構成された第１の非対称型差動増幅回路
P₁と、MISFET Q₂₀₅〜Q₂₀₈によつて構成された
上記非対称型差動増幅回路P₁と同様な構成の第
２の非対称型差動増幅回路P₂とが、コモンデー
タ線対CDL，からの信号Di，を受け、互
いに逆相の出力信号D_i′，_i′を形成する。すなわ
ち、第１、第２の非対称型差動増幅回路P₁，P₂
の反転入力端子（−）であるMISFET Q₂₀₂，
Q₂₀₆のゲートには、それぞれ上記信号D_i，_iが印
加される。そして、非反転入力端子（＋）である
MISFET Q₂₀₁，Q₂₀₅のゲートには、交差結線に
よつて信号_i，D_iがそれぞれ印加される。この実
施例では、上記第１、第２の非対称型差動増幅回
路P₁，P₂に対して共通の定電流源を構成する
MISFET Q₂₀₉が設けられている。このMISFET
Q₂₀₉に替え、それぞれの差動MISFET Q₂₀₁，
Q₂₀₂及びQ₂₀₅，Q₂₀₆の共通ソースに、定電流源と
してのMISFETを設けるものであつてもよい。

この実施例では、センスアンプにおける電圧利
得を大きくするため、第１、第２の非対称型差動
増幅回路P₁，P₂からの出力信号Di，_i′が、
MISFET Q₂₁₀〜Q₂₁₄によつて構成された上記非
対称型差動増幅回路P₁およびP₂と同様な構成の
第３の非対称型差動増幅回路P₃に印加されてい
る。

そして、この第３の非対称型差動増幅回路P₃
からの出力信号OUT（D_i″）が第５図に示したデ
ータ出力バツフアDOBの入出力端子INに伝えら
れる。

また、上記定電流源としてのMISFET Q₂₀₉，
Q₂₁₄は、第２Ａ図に示すような分割されたセンス
アンプの場合、制御信号SACと、メモリアレイ
選択信号miと受けるインバータ回路IV₁，IV₂及
びMISFET Q₂₁₅〜Q₂₁₈で構成された制御回路
CONTによつてスイツチ制御される。

一方、第３Ａ図の実施例のように、対応するデ
ータ出力バツフアに対して分割されないセンスア
ンプの場合には、第３Ｂ図に示すような信号CS
１２が上記定電流源としてのMISFET Q₂₀₉およ
びQ₂₁₄のゲートに印加される。

この実施例によれば、２つの非対称型差動増幅
回路P₁，P₂を用いて平衡信号D_i′，_i′を形成する
ものである。したがつて、それぞれの非対称型差
動増幅回路P₁，P₂がオフセツト電圧を持つもの
であつても、同一のモノリシツクIC内に形成さ
れた場合、上記オフセツト電圧は同様に生じるた
め、両者を相殺させることができる。

また、入力信号D_i，_iに同相のノズルがのつた
場合でも、これらを相殺させることができる。

しかも、増幅率を高めるために、同様な非対称
型差動増幅回路P₃を次段に設けることができる。
なお、この非対称型差動増幅回路P₃の持つオフ
セツト電圧は、次段に伝えられるが、上記信号
D_i′，_i′の信号レベルが大きいため、実質的には
無視することができる。

これにより、オフセツト電圧、及びノイズの影
響を軽減し、かつ、高感度、高増幅率のセンスア
ンプを得ることができる。

ちなみに、コモンデータ線対CDL，から
の信号D_i，_iの電圧差が0.2ボルト程度と小さく
ても、データ出力バツフアDOBを駆動するに十
分な出力信号を、この実施例のセンスアンプSA
は形成でき、スタテイツク型RAMの高速動作化
を図ることができる。

なお、第６図の実施例回路において、第３の非
対称型差動増幅回路P₃を省略して、信号D_i′，
D_i′を、次段のデータ出力バツフアDOBに伝える
ものであつてもよい。この場合、第５図のデータ
出力バツフアDOBでは、インバータ回路G₁₀₂が
省略され、信号D_i′，_i′が端子T₁，T₂に直接入
力される。

この場合には、平衡信号D_i′，_i′が出力信号と
されることにより、前述のように１つの非対称型
差動増幅回路を用いる場合に比べ、２倍の増幅率
とすることができる。そして、上述のようにオフ
セツト電圧、同相ノイズは相殺させることができ
る。

第７図には、この発明の他の一実施例のブロツ
ク図が示されている。

この実施例では、前記同様な非対称型差動増幅
回路P₁，P₂により、平衡信号D_i′，_i′を形成す
る。そして、同様な非対称型差動増幅回路P₄，
P₅を設けて、平衡出力信号OUT，を形成す
るものである。各非対称型差動増幅回路P₁，P₂
及びP₄，P₅の具体的回路は、第６図の回路と同
様であるので、その説明を省略する。

上記平衡出力信号OUT，は、第５図のデ
ータ出力バツフアDOBでは、インバータ回路
G₁₀₃が省略され、ゲート回路G₁₀₁，G₁₀₂の一方の
入力端子T₁，T₂にそれぞれ直接入力される。こ
の実施例では、出力信号も平衡信号とするもので
あるので、出力側非対称型差動増幅回路P₄，P₅
の持つオフセツト電圧も相殺させることができ
る。また、増幅率も第６図の実施例回路に比べ、
２倍と大きくすることができる。

これにより、よりいつそうオフセツト電圧、及
びノイズの影響を軽減し、かつ、高感度、高増幅
率のセンスアツプを得ることができる。

第８図は、上記非対称型差動増幅回路Ｐの他の
具体的一実施例を示す回路図である。

この実施例は、差動MISFET Q₂₁₉，Q₂₂₀の負
荷として、ゲートが接地されたMISFET Q₂₂₁
と、これらのMISFETQ₂₁₉，Q₂₂₁の共通ドレイン
がゲートに接続されたMISFET Q₂₂₂で構成され
る。この実施例では、負荷MISFET Q₂₂₂のソー
ス、ゲート間電圧を大きくできるから、電流ミラ
ー回路を用いる場合に比べ高い増幅率を得ること
ができる反面、オフセツト電圧が大きくなる。し
かし、第６図、第７図における非対称型差動増幅
回路P₁，P₂及びP₄，P₅のような構成で用いる場
合には、オフセツト電圧が相殺させることができ
るため、問題になることはなく、高増幅率が生か
される。

第９図は、第６図、第７図の非対称型増幅回路
P₁，P₂をモノリシツクIC上に形成した場合のレ
イアウト図を示している。

同図において、太い実線で示したのはアルミニ
ウム配線を示し、電源電圧Vc.c.、接地GNDライ
ン、及び差動MISFET Q₂₀₁，Q₂₀₂，Q₂₀₅，Q₂₀₆
の共通ソース接続、差動MISFETと負荷
MISFETとの共通ドレイン接続のために用いら
れている。

細い実線で示したのは、導電性ポリシリコン層
を示し、各MISFETのゲート電極及びこれに関
連する配線のために用いられる。

破線は、ｐ型又はｎ型の拡散領域を示し、
MISFETのソース、又はドレイン及び差動
MISFETのゲート交差結線に用いられる。

そして、一点鎖線は、ｎ型基板上に形成された
ｐ型ウエル領域を示している。したがつて、この
Ｐ−Well内にｎチヤンネルMISFETが形成され
る。また、□×印はコンタクトを示している。

この発明は前記実施例に限定されない。

スタテイツク型RAMのシステム構成は、種々
の実施形態を採ることができるものである。

【図面の簡単な説明】

第１図〜第９図は、すべてこの発明の一実施例
を示しており、第１図はスタテイツクメモリシス
テムのブロツク図、第２Ａ図は、Ｓ−RAMICの
内部構成ブロツク図、第２Ｂ図は、そのタイミン
グ図、第３Ａ図は、他の一実施例を示すＳ−
RAMICの内部構成ブロツク図、第３Ｂ図は、そ
のタイミング図、第４図は、メモリアレイ中の１
ビツトのメモリ・セルの回路図、第５図は、デー
タ出力バツフアの回路図、第６図は、センスアン
プの回路図、第７図は、他の一実施例を示すセン
スアンプのブロツク図、第８図は、上記センスア
ンプに用いられる他の一実施例を示す非対称型差
動増幅回路の回路図、第９図は、センスアンプの
主要部のレイアウト図である。

Claims

【特許請求の範囲】１データ線対からの信号を受けてかかる信号に
対し増幅された互いに逆相の出力信号を第１、第
２接続点に出力するセンスアンプと、上記第１、
第２接続点からの互いに逆相の出力信号に基いて
プシユプル駆動される出力トランジスタとを持つ
出力バツフアとを備えてなる半導体記憶装置であ
つて、上記センスアンプは、上記データ線対からの信
号をその一対の入力に受けて一方の位相の出力信
号を形成する第１差動増幅回路と、上記データ線
対からの信号をその一対の入力に受けて上記出力
信号に対し逆相の信号を形成する第２差動増幅回
路と、上記第１、第２差動増幅回路の上記の互い
に逆相の出力信号をそれぞれその一対の入力に受
けて互いに逆相の出力信号を上記第１、第２接続
点に出力する第３、第４差動増幅回路からなり、上記第１ないし第４差動増幅回路は、それぞれ
一対の差動入力素子と、かかる差動増幅素子の一
方の入力素子の電流に応答して電流を形成し上記
差動入力素子の他方の入力素子の電流との差に応
じた出力を形成する非対称負荷手段とから構成さ
れてなる、ことを特徴とする半導体記憶装置。２上記差動入力素子が、第１導電型の差動
MISFETからなり、上記非対称負荷手段が、上
記差動MISFETの一方のMISFETのドレイン電
流をその入力とし、かつ上記差動MISFETの他
方のMISFETのドレイン電流と合成されるべき
出力電流を形成するカレントミラー負荷回路から
なることを特徴とする特許請求の範囲第１項記載
の半導体装置。３上記出力バツフアが、上記第１、第２接続点
を介して供給される互いに逆相の出力信号と、出
力制御信号とを受けるゲート回路を備えてなり、
上記出力制御信号によつて信号出力状態と、出力
ハイインピーダンス状態とをとるようにされてな
ることを特徴とする特許請求の範囲第１項又は第
２項記載の半導体記憶装置。４上記第１ないし第４差動増幅回路は、チツプ
セレクト信号を条件とする制御信号によつて制御
される電流源と直列接続され、動作電流が制御さ
れるようにされてなることを特徴とする特許請求
の範囲第１項ないし第３項のうちの１に記載の半
導体記憶装置。