JPH0480947A - 電子回路設計装置 - Google Patents

電子回路設計装置

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JPH0480947A
JPH0480947A JP2195712A JP19571290A JPH0480947A JP H0480947 A JPH0480947 A JP H0480947A JP 2195712 A JP2195712 A JP 2195712A JP 19571290 A JP19571290 A JP 19571290A JP H0480947 A JPH0480947 A JP H0480947A
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Naoko Shirai
白井 直子
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子回路の設計を自動的に行う電子回路設計
装置に利用され、特に、集積回路のレイアウト設計で、
ブロック間の接続配線方法を改善した電子回路設計装置
に関する。
〔概要〕
本発明は、レイアウトされたブロック間の接続配線を自
動的に行う手段を備えた電子回路設計装置において、 接続対象の二つのブロック間に共通の配線領域(チャネ
ル)がある場合、この共通配線領域に接する各ブロック
の辺に接続配線の端子位置決めを行うことにより、 配線領域の有効活用化によるチップ面積の縮小化を図っ
たものである。
〔従来の技術〕
第5図は従来の電子回路設計装置の一例を示すブロック
構成図である。
本従来例は、プロセッサ(CPU)51、メモリ(ME
M)52、キーボード(KB)54、デイスプレィ (
CRT)55、および入出力インタフェース(Ilo)
53を備え、メモリ52に蓄積されたデータベースを用
い、キーボード54より電子回路の設計データを入力し
、プロセッサ51にて処理を行い入出力インタフェース
53を介して設計図面およびデータを出力する。
第6図は従来例のプロセッサに含まれるブロック間接続
配線部を示すブロック構成図である。
本従来例は、複数のブロック、およびこれらブロック間
の配線領域とを含む電子回路のレイアウト情報と、接続
情報とにより、接続の対象となる二つのブロックを選択
するブロック選択手段1と、対象となる二つのブロック
の重心を算出しこれら二つの重心を結ぶ直線上に接続端
子の位置決めを行う重心算出端子位置決め手段2とを備
えている。
次に、本従来例の動作について第7図に示す流れ図を更
新して説明する。
ブロック選択手段1により、接続情報から接続がある二
つのブロックを選択しくステップ511)重心算出端子
位置決め手段2により、各ブロックの重心を算出しくス
テップ512) 、各ブロックの重心を結ぶ直線とブロ
ックとの交点を求め、相手ブロックとの距離が短くなる
ような交点に接続端子を設定する(ステップ513)。
次に、本従来例による具体的な設計例について説明する
ブロックの配置位置とブロック間の接続情報が与えられ
たとき、ブロックにおける端子位置を求釣る際、第8図
の設計例(1)に示すように、ブロック11の重心16
とブロック12の重心17とを直線22で結び、この直
線22とブロック11との交点18および19と、ブロ
ック12との交点20および21とを求め、相手のブロ
ックとの距離が短くなるような交点、すなわち、ブロッ
ク11では交点19に、ブロック12では交点20に接
続端子を設定し、接続配線15を設定していた。この場
合、接続配線15は二つの配線領域13および14上を
通っていた。
第9図は本従来例による設計例(2)を示すレイアウト
図である。この設計例(2)は、五つのブロック30〜
36と、五つの配線領域38〜42とが配置されたレイ
アウトにおいて、ブロック30とブロック36との間に
接続配線を設定したものである。
この場合は、第9図に示すように、ブロック30とブロ
ック36との重心を直線43で結び、この直線43とブ
ロック30との交点46および47と、ブロック36と
の交点44および45とを求め、相手のブロックとの距
離が短くなるような交点、すなわち、ブロック36では
交点44にブロック30では交点46にそれぞれ接続端
子を設定し、接続配線37を設定していた。この場合接
続配線37は、五つの配線領域38.39.40.41
および42上を通っていた。
〔発明が解決しようとする課題〕
前述した従来の電子回路設計装置におけるブロック間の
接続配線方法では、各ブロックの配置関係のみを考慮し
、ブロックと配線領域との位置関係を全く考慮していな
いため、ブロックにおける各端子位置を決め概略の接続
配線を求める際、この概略の接続配線が二つ以上の配線
領域を必要とすることがあり、回路規模が大となり、例
えば半導体集積回路のチップ面積が増大する欠点があっ
た。
本発明の目的は、前記の欠点を除去することにより、回
路規模の増大を防ぎ、例えば半導体集積回路のチップ面
積を縮小できる電子回路設計装置を提供することにある
〔課題を解決するための手段〕
本発明は、複数のブロックと、矩形分割されたブロック
間の配線領域とを含む電子回路のレイアウト図上でブロ
ック間接続を施す対象となる二つのブロックを選択する
ブロック選択手段と、対象となる二つのブロックの重心
を算出し、これら重心を結ぶ直線上に接続端子の位置決
めを行う重心算出端子位置決め手段とを備えた電子回路
設計装置において、前記対象となる二つのブロックが共
通の配線領域を有しているかどうかを検出し、共通の配
線領域を有しているときにはこの共通の配線領域に接す
る各ブロックの辺に接続端子の位置決めを行う共通配線
領域検出端子位置決め手段を備えたことを特徴とする。
また、本発明は、前記重心算出端子位置決め手段は、前
記共通配線領域検出端子位置決め手段で共通の配線領域
を有しないと判定されたブロックについて接続端子の位
置決約を行う手段を含むことが好ましい。
〔作用〕
本発明では、ブロック間の配置位置とブロック間の接続
情報が与えられ、対象とする二つのブロック間の接続配
線を設定する場合、まず、二つのブロックが共通の配線
領域を有しているかどうかを検出し、共通の配線領域を
有しているときには、この共通の配線領域に接する各ブ
ロックの辺に接続端子の位置決めを行い、共通の配線領
域上に接続配線を設定する。そして、共通の配線領域を
有しないブロックについては従来の重心を求める処理方
法で行う。
従って、対象となる二つのブロックが共通の配線領域を
有している場合は、使用する配線領域は共通の配線領域
のみに限定されるため、他の配線領域は配線領域として
は不要になり、削除を含む有効活用が可能となり、結果
として回路の大きさが小となり、例えば半導体集積回路
のチップ面積を縮小することができる。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を示すブロック構成図で、ブ
ロック間接続配線部を示す。なお、全体の構成は第5図
に示した従来例と同じである。
本実施例は、複数のブロックおよびブロック間の配線領
域とを含む電子回路のレイアウト情報と接続情報とによ
り接続の対象となる二つのブロックを選択するブロック
選択手段1と、対象となる二つのブロックの重心を算出
し、これら重心を結ぶ直線上に接続端子の位置決めを行
う重心算出端子位置決め手段2とを備えた電子回路設計
装置において、 本発明の特徴とするところの、 前記対象となる二つのブロックが共通の配線領域を有し
ているかどうかを検出し、共通の配線領域を有している
ときにはこの共通の配線領域に接する各ブロックの辺に
接続端子の位置決めを行う共通配線領域検出端子位置決
め手段3を備えている。
そして、重心算出端子位置決め手段2は、共通配線領域
検出端子位置決め手段3で共通の配線領域を有しないと
判定されたブロックについて接続端子の位置決めを行う
手段を含み、共通配線領域検出端子位置決め手段3の後
に接続される。
次に、本実施例の動作について第2図に示す流れ図を参
照して説明する。
まず、ブロック選択手段1により、接続要求がある二つ
のブロックの選択処理を行う(ステップSl)。次に、
共通配線領域検出端子位置決め手段3により、この二つ
のブロックが共通の配線領域に接するかの判断処理を行
い(ステップS2)、共通の配線領域に接する二つのブ
ロックについて、共通の配線領域に接する各ブロックの
辺に接続端子を設定する(ステップS3)。そして、ス
テップS2において、共通の配線領域に接していないと
判定されたブロックについては、重心算出端子位置決め
手段2により、重心を求める重心算出処理を行い(ステ
ップS4)、従来の端子位置決め方法である各ブロック
の重心を結ぶ線とブロックとの交点に接続端子を設定す
る(ステップS5)。
次に、本実施例による具体的な設計例について説明する
第3図は本実施例による設計例(1)を示すレイアウト
図で、従来例の第8図に対応する。
接続要求があるブロック11とブロック12とを選択す
る。この二つのブロックは共通の配線領域13に接する
ため、ブロック11と配線領域13とが接するブロック
11の下辺、ならびにブロック12と配線領域13とが
接するブロック12の上辺に接続端子を設定し、接続配
線15aを設定する。
この場合、接続配線15aは配線領域13シか使用して
おらず、従来必要とした斜線を施して示した配線領域1
4は不要となり他に有効に使えるようになる。
第4図は本実施例による設計例(2)を示すレイアウト
図で、従来例の第9図に対応する。
第4図に示すように、ブロック30とブロック36との
接続端子位置を求める際、この二つのブロックは共通の
配線領域38に接するため、ブロック30と配線領域3
8とが接するブロック30の下辺、ならびにブロック3
6と配線領域3Bとが接するブロック36の上辺にそれ
ぞれ接続端子を設定し、接続配線37aを設定する。
この設計例(2)では、一つの配線領域38だけが使用
され、従来必要とした斜線を施して示した配線領域39
.40.41および42が不要となり他に有効に使える
ようになる。
〔発明の効果〕
以上説明したように、本発明は、あらかじめブロックの
配置位置と接続情報が与えられたとき、ブロックにおけ
る接続端子位置を求める際、共通の配線領域に二つのブ
ロックが接するときは、共通の配線領域に接する各ブロ
ックの辺に接続端子を設定することにより、各ブロック
の配線領域との位置関係を考慮した接続端子位置を求め
ることが可能となり、配線領域が有効に使用され、回路
規模の増大の押さえ、例えば半導体集積回路のチップ面
積の縮小が図れる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例のブロック間配線接続部を示
すブロック構成図。 第2図はその動作を示す流れ図。 第3図は本実施例による設計例(1)を示すレイアウト
図。 第4図は本実施例による設計例(2)を示すレイアウト
図。 第5図は実施例および従来例を示すブロック構成図。 第6図は従来例のブロック間接続配線部を示すブロック
構成図。 第7図はその動作を示す流れ図。 第8図は本従来例による設計例(1)を示すレイアウト
図。 第9図は本従来例による設計例(2)を示すレイアウト
図。 1・・・ブロック選択手段、2・・・重心算出端子位置
決め手段、3・・・共通配線領域検出端子位置決め手段
、10〜12.30〜36・・・ブロック、13.14
.38〜42・・・配線領域、15.15a 、 37
.37a・・・接続配線、16.17・・・重心、18
〜21.44〜47・・・交点、22.43・・・直線
、51・・・プロセッサ (CPU)、52・・・メモ
リ (MEM)53・・・人出力インタフェース(Il
o) 、54・・・キーボード(KB) 、55・・・
デイスプレィ (CRT)、81〜S5.311〜31
3・・・ステップ。

Claims (1)

  1. 【特許請求の範囲】 1、複数のブロックと、矩形分割されたブロック間の配
    線領域とを含む電子回路のレイアウト図上でブロック間
    接続を施す対象となる二つのブロックを選択するブロッ
    ク選択手段と、 対象となる二つのブロックの重心を算出し、これら重心
    を結ぶ直線上に接続端子の位置決めを行う重心算出端子
    位置決め手段と を備えた電子回路設計装置において、 前記対象となる二つのブロックが共通の配線領域を有し
    ているかどうかを検出し、共通の配線領域を有している
    ときにはこの共通の配線領域に接する各ブロックの辺に
    接続端子の位置決めを行う共通配線領域検出端子位置決
    め手段 を備えたことを特徴とする電子回路設計装置。 2、前記重心算出端子位置決め手段は、前記共通配線領
    域検出端子位置決め手段で共通の配線領域を有しないと
    判定されたブロックについて接続端子の位置決めを行う
    手段を含む請求項1記載の電子回路設計装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023530875A (ja) * 2020-07-02 2023-07-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体回路設計およびユニット・ピン配置

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