JPH0480954A - ＢｉＣＭＯＳ集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体基板にＮ型埋込層及びＰ型埋込層を設け
た後このＮ型埋込層及びＰ型埋込層の直上域に相補型Ｍ
Ｏ８トランジスタ及びバイポーラトランジスタを形成す
るＢｉＣＭＯＳ集積回路装置の製造方法に関する。

［従来の技術］ ＢｉＣＭＯＳ集積回路装置は、高周波特性が優れたバイ
ポーラトランジスタと、低消費電力の０ＭＯ８トランジ
スタとが夫々の特長を損なわないようにして同一半導体
基板上に形成されている。

また、とのＢｉＣＭＯＳ集積回路装置を製造する場合、
その製造工期を短縮するために、バイポーラトランジス
タ及び０ＭＯ８トランジスタを同一工程で形成している
。

第３図（ａ）乃至（ｃ）は従来のＢｉＣＭＯＳ集積回路
装置の製造方法を工程順に示す断面図である。

先ず、第３図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＮ型埋込層２ａ、２ｂ及びＰ型埋込層３　ａ　
＋　３　ｂ　＋　３　ｃを交互に配置するようにして選
択的に形成する。次に、全面にＮ型エピタキシャル層４
を成長させる。このとき、各埋込層から不純物がＮ型エ
ピタキシャル層４中に拡散する。次に、Ｎ型エピタキシ
ャル層４にボロン等のＰ型不純物を選択的に注入するこ
とにより、Ｐ型埋込層３ａ乃至３Ｃ上に夫々Ｐ型ウェル
５ａ乃至５ｃを形成する。次に、全面に酸化シリコン膜
（図示せず）を形成した後に、この酸化シリコン膜上に
窒化シリコン膜（図示せず）をパターン形成する。そし
て、前記窒化シリコン膜をマスクとして全面にボロンイ
オン等のＰ型不純物を注入することにより、Ｐ型ウェル
５ａ乃至５Ｃの表面にチャネルストッパ領域８を選択的
に形成する。次に、前記窒化シリコン膜をパターニング
した後、この窒化シリコン膜をマスクとして選択酸化を
行って全面にフィールド絶縁膜６を選択的に形成するこ
とにより、素子領域を分離する。この場合、Ｎ型埋込層
２ａの直上域のＮ型エピタキシャル層４ａはバイポーラ
トランジスタ形成予定領域となり、その表面がフィール
ド絶縁膜６によりコレクタ形成予定領域及びベース・エ
ミッタ形成予定領域に素子分離されている。また、Ｎ型
埋込層２ｂの直上域のＮ型エピタキシャル層４ｂ及びＰ
型埋込層３ｃの直上域のＰ型ウェル５Ｃは、夫々Ｐチャ
ネルＭＯ８トランジスタ形成予定領域及びＮチャネルＭ
Ｏ８トランジスタ形成予定領域となる。なお、マスクと
して使用した前記窒化膜及び前記酸化膜は除去する。

次に、第３図（ｂ）に示すように、熱酸化により上述の
素子形成予定領域に膜厚が例えば約２００乃至４００人
の酸化シリコン膜９を形成した後に、前記コレクタ形成
予定領域の酸化シリコン膜９、及び前記ＮチャネルＭＯ
８トランジスタ形成予定領域の一部（ソース・ドレイン
引出領域部分）の酸化シリコン膜９を選択的に除去する
。次いで、全面に第１の多結晶シリコン膜を被着した後
、この第１の多結晶シリコン膜に高濃度のリン原子を注
入する。このとき、前記コレクタ形成予定領域のＮ型エ
ピタキシャル層４ａの表面にはリン拡散領域２０が形成
され、前記ソース・ドレイン引出領域のＰ型ウェル５Ｃ
の表面にはリン拡散領域２１が形成される。その後、前
記第１の多結晶シリコン膜を選択的にエツチングするこ
とにより、所定の領域にコレクタ電極１０ａ１ゲート電
極１０ｂ＊１０ｃ及びソース・ドレイン引出配線１０ｄ
をパターン形成する。

次に、第３図（Ｃ）に示すように、ヒ素イオン等のＮ型
不純物を選択的に注入することにより、Ｐ型ウェル５ｃ
の表面にソース・ドレイン領域１１を選択的に形成する
。このソース・ドレイン領域１１はゲート電極１０ｃに
自己整合的に形成され、リン拡散領域２１に接続されて
いる。次に、ボロンイオン等のＰ型不純物を選択的に注
入することにより、Ｎ型エピタキシャル層４ａの表面に
グラフトベース領域１３を選択的に形成すると共に、Ｎ
型エピタキシャル層４ｂの表面にソース・ドレイン領域
１２を選択的に形成する。このソースＯドレイン領域１
２はゲート電極１０ｂに自己整合的に形成される。次に
、低濃度のボロンイオン等のＰ型不純物を注入すること
により、Ｎ型エピタキシャル層４ａの表面にグラフトベ
ース領域１３に接続される真性ベース領域１４を形成す
る。

次に、全面に眉間絶縁膜１５を被着した後に、真性ベー
ス領域１４上の層間絶縁膜１５に開口部を選択的に形成
する。次いで、全面に第２の多結晶シリコン膜を被着し
た後、この第２の多結晶シリコン膜に高濃度のＮ型不純
物を注入することにより、前記開口部内の真性ベース領
域１４の表面にエミッタ領域１７を形成する。その後、
前記第２の多結晶シリコン膜を選択的にエツチングする
ことにより、エミッタ領域１７上にエミッタ電極１８を
形成する。次に、全面に層間絶縁膜２３を被着した後、
この層間絶縁膜２３に開口部を選択的に形成する。その
後、全面にアルミニウム等からなる低導電率の金属膜を
被着し、この金属膜を選択的にエツチングすることによ
り、前記開口部を介してソース・ドレイン領域１１，１
２、グラフトベース領域１３及びコレクタ電極１０ａに
接続される電極１９を形成する。

このようにして、バイポーラトランジスタ及び０ＭＯ８
トランジスタを同一工程で形成することにより、ＢｉＣ
ＭＯＳ集積回路装置の製造工期を短縮している。

また、コレクタ電極１０ａ１ゲート電極１０ｂ。

１０ｃ及びソース・ドレイン引出配線１０ｃとなる第１
の多結晶シリコン膜に高濃度のリン原子等を注入するこ
とにより、以下に示すような目的が達成されている。

■ゲート電極１０　ｂ、　　１０　ｃの配線抵抗を低減
する。

■リン拡散領域２１を形成してＮチャネルＭＯＳトラン
ジスタのソース春ドレイン領域１１とソース・ドレイン
引出配線１０ｃとの間の接続抵抗を低減する。

■リン拡散領域２０を形成してバイポーラトランジスタ
のコレクタ抵抗を低減する。

特に、バイポーラトランジスタのコレクタ領域において
は、第１の多結晶シリコン膜に注入するリン原子等の不
純物濃度を高めることによりリン拡散領域２０を深く形
成して、Ｎ型埋込層２ａとリン拡散領域２０とを相互に
接続することが好ましい。この場合、バイポーラトラン
ジスタのコレクタ抵抗を著しく低減することができる。

［発明が解決しようとする課題］ しかしながら、上述した従来のＢｉＣＭＯＳ集積回路装
置の製造方法においては、バイポーラトランジスタ及び
０ＭＯ８トランジスタを同一工程で形成するため、リン
拡散領域２０を深く形成すると、リン拡散領域２１も深
く形成され、リン拡散領域２１とＰ型埋込層３Ｃとが相
互に接続してしまう。そうすると、ＮチャネルＭＯ８ト
ランジスタのソース・ドレイン領域１１とＰ型シリコン
基板１との間の耐圧が低下し、ＢｉＣＭＯＳ集積回路装
置の製造歩留りが低下するという問題点がある。

一方、リン拡散領域２１を浅く形成すると、リン拡散領
域２０も浅く形成され、Ｎ型埋込層２ａとリン拡散領域
２０とが相互に接続されない。そうすると、コレクタ抵
抗が増大するため、バイポーラトランジスタの動作速度
が低下しＮＢＩＣＭＯ８集積回路装置としての利点が損
なわれるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
ＭＯＳトランジスタの耐圧の低下を防止することができ
ると共に、バイポーラトランジスタの動作速度を高める
ことができるＢｉＣＭＯＳ集積回路装置の製造方法を提
供することを目的とする。

［課題を解決するための手段］ 本発明に係るＢｉＣＭＯＳ集積回路装置の製造方法は、
第１のマスク材をマスクとして第１導電型の半導体基板
の表面に第２導電型不純物を注入することにより前記半
導体基板の表面のバイポーラトランジスタ形成予定領域
に第１の埋込層を選択的に形成する工程と、第２のマス
ク材をマスクとして前記半導体基板の表面に第１導電型
不純物を注入することにより前記半導体基板の表面のＭ
ＯＳトランジスタ形成予定領域に第２の埋込層を選択的
に形成する工程と、全面にエピタキシャル層を成長させ
る工程とを有するＢｉＣＭＯＳ集積回路装置の製造方法
において、前記第２のマスク材は前記第１の埋込層上に
おけるコレクタ形成予定領域を含む所定領域を除く部分
に開口部を有することを特徴とする。

［作用］ 本発明においては、第２のマスク材は第１の埋込層上に
おけるコレクタ形成予定領域を含む所定領域を除く部分
に開口部を有している。このため、前記第２のマスク材
をマスクとして全面に第１導電型不純物を注入すると、
半導体基板の表面のＭＯＳトランジスタ形成予定領域に
第２の埋込層が選択的に形成されると共に、前記所定領
域を除く部分の前記第１の埋込層に第１導電型不純物が
注入される。これにより、第２導電型不純物が第１導電
型不純物により相殺されるので、前記第１の埋込層は前
記所定領域を除く部分の第２導電型不鈍物の濃度が実質
的に低下する。このため、全面にエピタキシャル層を成
長させると、第１の埋込層の不純物は前記所定領域部分
が前記所定領域を除く部分に比して前記エピタキシャル
層中に大きく拡散する。

従って、本発明によれば、第１の埋込層はコレクタ形成
予定領域を含む所定領域部分だけが選択的にエピタキシ
ャル層の表面に向けて太き（広がるので、後工程におい
て前記エピタキシャル層の表面のコレクタ形成予定領域
に形成されるコレクタ拡散領域の深さを従来に比して浅
く形成しても、コレクタ抵抗を十分に低減することがで
きる。これにより、バイポーラトランジスタの動作速度
を高めることができる。一方、ＢｉＣＭＯＳ集積回路装
置の製造工程において、前記コレクタ拡散領域と同時に
形成されるソース・ドレイン引出領域も比較的浅く形成
することができるので、ＭＯＳトランジスタの耐圧が低
下することを防止できる。

これにより、ＢｉＣＭＯＳ集積回路装置の製造歩留りを
向上させることができる。

また、本発明においては、第１導電型不純物を注入する
際のマスク材のパターンを従来とは異なるものにするだ
けであるため、格別の工程を設ける必要がない。

なお、本発明においては、前記所定領域は真性ベース形
成予定領域を含むことが好ましい。この場合、第１の埋
込層はコレクタ形成予定領域及び真性ベース形成予定領
域を含む所定領域が選択的にエピタキシャル層の表面に
向けて大きく広がる。

このため、前記エピタキシャル層の表面に形成される第
１導電型の真性ベース領域は、前記第１の埋込層の第２
導電型不純物の影響により従来に比して浅く形成するこ
とができる。これにより、バイポーラトランジスタの動
作速度をより一層高めることができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（Ｃ）は本発明の第１の実施例に係る
ＢｉＣＭＯＳ集積回路装置の製造方法を工程順に示す断
面図である。なお、第１図（ａ）乃至（Ｃ）において第
３図（ａ）乃至（Ｃ）と同一物には同一符号を付してそ
の部分の詳細な説明は省略する。

先ず、Ｐ型シリコン基板１上にフォトレジスト膜をパタ
ーン形成した後、このフォトレジスト膜（第１のマスク
材）をマスクとして高濃度のＮ型不純物をＰ型シリコン
基板１の表面に選択的にイオン注入する。そして、前記
フォトレジスト膜を除去した後、例えば１０００乃至１
２００℃の温度下でＰ型シリコン基板１を加熱すること
により、前記Ｎ型不純物を活性化させてＰ型シリコン基
板１中に拡散させる。これにより、第１図（ａ）に示す
ように、Ｐ型シリコン基板１の表面のバイポーラトラン
ジスタ形成予定領域及びＰチャネルＭＯ８トランジスタ
形成予定領域に、夫々不純物濃度が例えば１０１９乃至
１０”ｃ■−３であり、接合深さが例えば２乃至４μｍ
であるＮ型埋込層２ａ、２ｂ（第１の埋込層）を選択的
に形成する。次に、Ｎ型埋込層２ａにおけるコレクタ形
成予定領域を除く部分の直上域及びＰ型埋込層の形成予
定領域に開口部を有するフォトレジスト膜からなるマス
ク材２４（第２のマスク材）をＰ型シリコン基板１上に
パターン形成する。次いで、このマスク材２４をマスク
として全面にボロン等のＰ型不純物をイオン注入する。

そして、マスク材２４を除去した後に、例えば３００乃
至１０００℃の温度下でＰ型シリコン基板１を熱処理す
ることにより、前記Ｐ型不純物を活性化させてＰ型シリ
コン基板１中に拡散させる。

これにより、第１図（ｂ）に示すように、Ｐ型シリコン
基板１の表面に不純物濃度が例えば５Ｘ　１０”乃至５
Ｘ１０１８ｃ箇−３であり、接合深さが例えば０．５乃
至１．５μｍであるＰ型埋込層３ａ、３ｂ＊３ｃを選択
的に形成する。また、Ｎ型埋込層２ａはその前記コレク
タ形成予定領域を除く部分にＰ型不純物が注入されてい
るため、Ｎ型不純物がＰ型不純物により相殺されること
により、この部分のＮ型不純物の濃度は実質的に例えば
５　ＸＩＯ”乃至５　Ｘｌ０１８ｃ諺−３に低下してい
る。

次に、第１図（ｂ）に示すように、前述の熱処理工程に
おいて形成される熱酸化膜を除去してＰ型シリコン基板
１の表面を露出させた後、例えば１０５０乃至１２５０
℃の温度下で全面にＮ型エピタキシャル層４を成長させ
る。このとき、約１０５０℃を超える高温でＮ型エピタ
キシャル層４を成長させるため、各埋込層に注入された
不純物がＮ型エピタキシャル層４中に拡散する。この場
合、Ｎ型埋込層２ａは前記コレクタ形成予定領域部分が
その外の部分に比して不純物濃度が高いため、前記コレ
クタ形成予定領域部分がその外の部分に比してＮ型エピ
タキシャル層４中に大きく広がる。

その後、第１図（Ｃ）に示すように、第３図（ａ）乃至
（Ｃ）に示す従来と同様の工程により、ＢｉＣＭＯＳ集
積回路装置を製造することができる。この場合に、本実
施例においては、リン拡散領域２０．２１を浅く形成し
ても、コレクタ電極１０ａに接続されたリン拡散領域２
０がＮ型埋込層２ａに確実に接続されている。

本実施例によれば、コレクタ領域に形成するリン拡散領
域２０を比較的浅く形成しても、Ｎ型埋込層２ａとリン
拡散領域２０とが相互に接続されるため、コレクタ抵抗
を十分に低減することができ、バイポーラトランジスタ
の動作速度を十分に高めることができる。一方、これに
伴って、ソース・ドレイン引出領域に形成するリン拡散
領域２１も比較的浅く形成することができるので、Ｐ型
埋込層３ｃとリン拡散領域２１とが相互に接続されるこ
とはなく、ＮチャネルＭＯ８トランジスタの耐圧が低下
することを防止できる。従って、ＢｉｃＭＯ８集積回路
装置の製造歩留りを向上させることができる。

また、本実施例においては、マスク材２４のパターンを
従来とは異なるものにするだけで、格別の工程を設ける
ことなく、上述の如く優れた効果を得ることができる。

第２図（ａ）乃至（Ｃ）は本発明の第２の実施例に係る
ＢｉＣＭＯＳ集積回路装置の製造方法を工程順に示す断
面図である。なお、第２図（ａ）乃至（Ｃ）において第
１図（ａ）乃至（Ｃ）及び第３図（ａ）乃至（Ｃ）と同
一物には同一符号を付してその部分の詳細な説明は省略
する。

先ず、第２図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＮ型埋込層２ａ、２ｂを選択的に形成した後に
、気相成長法によりＰ型シリコン基板１上に酸化膜を形
成する。次いで、前記酸化膜を選択的に除去することに
より、コレクタ形成予定領域及び真性ベース形成予定領
域を除く部分のＮ型埋込層２ａの直上域、Ｎ型埋込層２
ｂの直上域並びにＰ型埋込層の形成予定領域に開口部を
有するマスク材２５をパターン形成する。なお、このマ
スク材２５は全面に前記酸化膜が若干残存している。次
に、マスク材２５をマスクとして全面にＰ型不純物を添
加することにより、Ｐ型シリコン基板１の表面にＰ型埋
込層３ａ＊　３ｂ、３ｃを選択的に形成する。また、Ｎ
型埋込層２ａのグラフトベース形成予定領域部分及びＮ
型埋込層２ａにはＰ型不純物が注入され、Ｎ型不純物が
Ｐ型不純物により相殺されるので、これらの部分のＮ型
不純物の濃度は実質的に低下する。

次に、第２図（ｂ）に示すように、Ｐ型シリコン基板１
の表面を露出させた後、全面にＮ型エピタキシャル層４
を成長させる。このとき、各埋込層に注入された不純物
がＮ型エピタキシャル層４中に拡散する。この場合、Ｎ
型埋込層２ａは前記コレクタ形成予定領域部分及び前記
真性ベース形成予定領域部分が前記グラフトベース形成
予定領域部分に比して不純物濃度が高いため、Ｎ型エピ
タキシャル層４中に大きく広がる。また、Ｎ型埋込層２
ｂはＮ型不純物の濃度が低減されているため、第１の実
施例に比してＮ型エピタキシャル層４への広がりが小さ
くなる。

ソノ後、第２図（Ｃ）に示すように、第１の実施例と同
様にして、ＢｉＣＭＯＳ集積回−路装置を製造すること
ができる。

本実施例によれば、第１の実施例と同様にして、リン拡
散領域２０．２１を比較的浅く形成しても、Ｎ型埋込層
２とリン拡散領域２ｏとが相互に接続されるため、バイ
ポーラトランジスタの動作速度を十分に高めることがで
きると共に、ＮチャネルＭＯ８トランジスタの耐圧が低
下することを防止できる。

更に、本実施例においては、Ｎ型埋込層２ａは真性ベー
ス領域１４の直下域においてもＮ型エピタキシャル層４
ａの表面に向けて大きく広がっている。このため、Ｎ型
エピタキシャル層４ａの表面濃度が高まるので、Ｐ型の
真性ベース領域１４は従来に比して浅く形成することが
できる。これにより、バイポーラトランジスタの動作速
度をより一層高めることができるという効果も奏する。

［発明の効果コ 以上説明したように本発明によれば、第１導電型の第２
の埋込層を形成する際に第２導電型の第１の埋込層の所
定部分に第１導電型不純物を添加するから、前記第１の
埋込層はコレクタ形成予定領域を含む所定領域部分がそ
の外の部分に比してエピタキシャル層中に大きく広がる
。このため、後工程において前記エピタキシャル層の表
面に形成するコレクタ拡散領域の深さを従来に比して浅
くしても、フレフタ抵抗を十分に低減することができ、
バイポーラトランジスタの動作速度を高めることかでき
る。一方、前記コレクタ拡散領域と同時に形成すソース
・ドレイン引出領域も比較的浅くすることができるので
、ＭＯＳトランジスタの耐圧が低下することを防止でき
る。これにより、ＢｉＣＭＯＳ集積回路装置の製造歩留
りを向上させることができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係る
ＢｉＣＭＯＳ集積回路装置の製造方法を工程順に示す断
面図、第２図（ａ）乃至（ｃ）は本発明の第２の実施例
に係るＢｊＣＭＯ３集積回路装置の製造方法を工程順に
示す断面図、第３図（ａ）乃至（ｃ）は従来のＢｉＣＭ
ＯＳ集積回路装置の製造方法を工程順に示す断面図であ
る。 １；Ｐ型シリコン基板、２　ａ　＋　２　ｂ　：　Ｎ型
埋込層、３ａ＋　３ｂ、３ｃ：Ｐ型埋込層、４＋４ａ＋
４ｂ；Ｎ型エピタキシャル層、５；Ｐ型ウェル、８；フ
ィールド絶縁膜、８；チャネルストッパ領域、９；酸化
シリコン膜、１０ａ；コレクタ電極、１０ｂ、１０ｃ；
ゲート電極、１０ｄ；ソース・ドレイン引出配線、１１
，１２；ソース拳ドレイン領域、１３；グラフトベース
領域、１４；真性ベース領域、１５，２３；層間絶縁膜
、１７；エミッタ領域、１８；エミッタ電極、１９；電
極、２０．２１；リン拡散領域、２４，２５；マスク材

Claims (2)

【特許請求の範囲】
1. （１）第１のマスク材をマスクとして第１導電型の半導
   体基板の表面に第２導電型不純物を注入することにより
   前記半導体基板の表面のバイポーラトランジスタ形成予
   定領域に第１の埋込層を選択的に形成する工程と、第２
   のマスク材をマスクとして前記半導体基板の表面に第１
   導電型不純物を注入することにより前記半導体基板の表
   面のＭＯＳトランジスタ形成予定領域に第２の埋込層を
   選択的に形成する工程と、全面にエピタキシャル層を成
   長させる工程とを有するＢｉＣＭＯＳ集積回路装置の製
   造方法において、前記第２のマスク材は前記第１の埋込
   層上におけるコレクタ形成予定領域を含む所定領域を除
   く部分に開口部を有することを特徴とするＢｉＣＭＯＳ
   集積回路装置の製造方法。
2. （２）前記所定領域は真性ベース形成予定領域を含むこ
   とを特徴とする請求項１に記載のＢｉＣＭＯＳ集積回路
   装置の製造方法。