JPH0480955A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPH0480955A JPH0480955A JP2195855A JP19585590A JPH0480955A JP H0480955 A JPH0480955 A JP H0480955A JP 2195855 A JP2195855 A JP 2195855A JP 19585590 A JP19585590 A JP 19585590A JP H0480955 A JPH0480955 A JP H0480955A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ半導体装置の製造方法に関し、シ
リコンゲートの如き自己整合プロセスＣより改善された
方法およびそれに基づ（新基た構造を提供し、微細化に
対応する事を目的としている。
リコンゲートの如き自己整合プロセスＣより改善された
方法およびそれに基づ（新基た構造を提供し、微細化に
対応する事を目的としている。
ＶＬＳＩで使用されるＭＯＳトランジスターはそのゲー
ト巾が小さ（なるに伴い、ドレインにかかる電圧が、ゲ
ート近ぼ５で集中し、ゲート電柵へのホットキャリヤー
の注入により、素子特性Ｃ劣化という問題に直面するよ
うになった。
ト巾が小さ（なるに伴い、ドレインにかかる電圧が、ゲ
ート近ぼ５で集中し、ゲート電柵へのホットキャリヤー
の注入により、素子特性Ｃ劣化という問題に直面するよ
うになった。
１．２μｒｒＬ〜１゜５ｐｍプロセスからＬ Ｄ Ｄ
（Ｌｉｇｈｔ Ｄｏｐｅａ Ｄｒａｉｎの略、以後ＬＤ
Ｄと書（）構造のトランジスターが主流をしめるように
なった。
（Ｌｉｇｈｔ Ｄｏｐｅａ Ｄｒａｉｎの略、以後ＬＤ
Ｄと書（）構造のトランジスターが主流をしめるように
なった。
その主な構造及び製造方法について説明する。
第２図（ａ）〜第２図（ｄ）に工程順の断面略図を示し
以下に従来技術について説明する。
以下に従来技術について説明する。
第２図（ａ）に示す如く、Ｎ型巣結晶＄１基板２１内に
Ｎ Ｗｅｌｌ ２２及びＦ Ｗｅｌｌ ２３を形成した
後、選択酸化法によってＬＯＣ！Ｏ３酸化膜２４を形成
する。ＬＯＯＯ３酸化膜２４の形成されている領域以外
の領域にゲート酸化膜２５を形成し、その上に多結晶シ
リコン層を形成した後、Ｎ 多結晶シリコン層にする。
Ｎ Ｗｅｌｌ ２２及びＦ Ｗｅｌｌ ２３を形成した
後、選択酸化法によってＬＯＣ！Ｏ３酸化膜２４を形成
する。ＬＯＯＯ３酸化膜２４の形成されている領域以外
の領域にゲート酸化膜２５を形成し、その上に多結晶シ
リコン層を形成した後、Ｎ 多結晶シリコン層にする。
Ｎ＋多結晶シリコンを選択エツチングし、ゲート電極２
６を形成する。その後、酸化性雰囲気の中でライト酸化
をおこない薄い酸化膜２７を形成する。
６を形成する。その後、酸化性雰囲気の中でライト酸化
をおこない薄い酸化膜２７を形成する。
第２図（ｂ）に示す如く、選択的にボロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、 第１のＰ型拡散層２８を形成する。その時の打込みエネ
ルギーは２０ ｋｅｖ 〜４０ ｋｅｖで、打込み濃度
は５Ｘ１０１２／−〜５Ｘ１０１／ｃＪがのぞましい。
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、 第１のＰ型拡散層２８を形成する。その時の打込みエネ
ルギーは２０ ｋｅｖ 〜４０ ｋｅｖで、打込み濃度
は５Ｘ１０１２／−〜５Ｘ１０１／ｃＪがのぞましい。
その後、選択的にリンのイオン打込みをおこなう事によ
って、Ｎチャンネルトランジスターのソース、ドレイン
の拡散層として、第１のＮ型拡散層２９を形成する。そ
の時の打込みエネルギーは５０ ｋｅｖ 〜６０ ｋｅ
ｖで、打込み濃度＋！５ Ｘ １ ｏ１２／ ｉｎ〜５
Ｘ ｉ ｏ１３／ ｃｔｌがのぞましい。
って、Ｎチャンネルトランジスターのソース、ドレイン
の拡散層として、第１のＮ型拡散層２９を形成する。そ
の時の打込みエネルギーは５０ ｋｅｖ 〜６０ ｋｅ
ｖで、打込み濃度＋！５ Ｘ １ ｏ１２／ ｉｎ〜５
Ｘ ｉ ｏ１３／ ｃｔｌがのぞましい。
その後、酸化雰囲気中でライト酸化し、その上にｃｖＤ
ｓｉｏ、膜６ｏを形成する。膜厚は２゜００λ〜４００
０Ｘの間である。
ｓｉｏ、膜６ｏを形成する。膜厚は２゜００λ〜４００
０Ｘの間である。
第２図（ｃ）に示す如（、上から、異方性エツチングに
よってＯ’ＶＤＳｉＯ，膜３ｏ及び薄い酸化膜２７をエ
ツチング除去することによって、ゲート電極の両側にサ
イドウオール膜５１を形成する。そして、選択的にボロ
ンのイオン打込みをおこなう事によって、Ｐチャンネル
トランジスターのソース、ドレインの拡散層として、 第２のＰ型拡散層５２を形成する。その時の打込みエネ
ルギーは２ （ｌｋｅｖ〜６０ ｋｅｖで、打込み濃度
はＩ Ｘ １０１ｓ／ａ！〜Ｉ Ｘ ｉ （ｆ１１１／
ｃｊＩがのぞましい。その後、選択的にヒ素のイオン打
込みをおこなう事によって、Ｎチャンネルトランジスタ
ーのソース、ドレインの拡散層として、第２のＮ型拡散
層６３を形成する。その時の打込みエネルギーは４０に
θＶ〜８０ ｋｅｖで、打込み濃度はｌＸ１０工Ｓ／ａ
ｄ〜Ｉ Ｘ １０１’／ｃ！がのぞましい。
よってＯ’ＶＤＳｉＯ，膜３ｏ及び薄い酸化膜２７をエ
ツチング除去することによって、ゲート電極の両側にサ
イドウオール膜５１を形成する。そして、選択的にボロ
ンのイオン打込みをおこなう事によって、Ｐチャンネル
トランジスターのソース、ドレインの拡散層として、 第２のＰ型拡散層５２を形成する。その時の打込みエネ
ルギーは２ （ｌｋｅｖ〜６０ ｋｅｖで、打込み濃度
はＩ Ｘ １０１ｓ／ａ！〜Ｉ Ｘ ｉ （ｆ１１１／
ｃｊＩがのぞましい。その後、選択的にヒ素のイオン打
込みをおこなう事によって、Ｎチャンネルトランジスタ
ーのソース、ドレインの拡散層として、第２のＮ型拡散
層６３を形成する。その時の打込みエネルギーは４０に
θＶ〜８０ ｋｅｖで、打込み濃度はｌＸ１０工Ｓ／ａ
ｄ〜Ｉ Ｘ １０１’／ｃ！がのぞましい。
第２図Ｃｄ）に示す如（、その上にｃｖＤｓｉ○２膜３
４を形成し、拡散層のコンタクト部を選択的にエツチン
グしてコンタクトホールを形成する。その上にＡ４．配
線３５を形成する。
４を形成し、拡散層のコンタクト部を選択的にエツチン
グしてコンタクトホールを形成する。その上にＡ４．配
線３５を形成する。
上記のように、従来の方法によるとゲート電極の両側に
付けるサイドウオール膜のもとになるＣＶＤＳｉＯ２膜
は、減圧法、プラズマ形成法、常圧法と種々の形成法が
ある。どの方法も、５“φウェハー ６“φウェハーの
全面に均一の膜厚で又、ねらった膜厚を付けるのがむず
かしい。ねらった膜厚の±２０％程度、又、ウェハーの
全面±１５％程度のバラツキがあり、ウェハー内ではｇ
ｏｏｏＸの膜厚に対して９００Ｈのバラツキがあり、ウ
ェハー間では全体で１２００久のバラツキがある。
付けるサイドウオール膜のもとになるＣＶＤＳｉＯ２膜
は、減圧法、プラズマ形成法、常圧法と種々の形成法が
ある。どの方法も、５“φウェハー ６“φウェハーの
全面に均一の膜厚で又、ねらった膜厚を付けるのがむず
かしい。ねらった膜厚の±２０％程度、又、ウェハーの
全面±１５％程度のバラツキがあり、ウェハー内ではｇ
ｏｏｏＸの膜厚に対して９００Ｈのバラツキがあり、ウ
ェハー間では全体で１２００久のバラツキがある。
このように膜厚のバラツキが大きい事によって形成され
るサイドウオール膜の厚みのバラツキが大きい。この巾
ρ・異なると、濃度を薄（拡散した第１のＰ型及びＮ型
拡散層の長さがバラツキ。
るサイドウオール膜の厚みのバラツキが大きい。この巾
ρ・異なると、濃度を薄（拡散した第１のＰ型及びＮ型
拡散層の長さがバラツキ。
これがシリーズに入っているトランジスターに、抵抗と
してかんよして、トランジスターの性能のバラツキとな
る。
してかんよして、トランジスターの性能のバラツキとな
る。
微細化が進み、ゲート電極長がさらに短か（なると、こ
のシリーズに入っている抵抗（第１のＰ型及びＮ型拡散
層の長さ）の大きさももちろん性能を悪くするが、バラ
ツキが太き（なって問題が生じ、微細化には不適当であ
る。
のシリーズに入っている抵抗（第１のＰ型及びＮ型拡散
層の長さ）の大きさももちろん性能を悪くするが、バラ
ツキが太き（なって問題が生じ、微細化には不適当であ
る。
本発明は、サイドウオール膜の厚みのバラツキをなくし
、第１のＰ型及びＮ型拡散層の拡散長のバラツキをな（
シ、ウェハー内及びウェハー間のトランジスターの性能
の均一化をはかり、より微細化に対しょできるようにし
たものである。
、第１のＰ型及びＮ型拡散層の拡散長のバラツキをな（
シ、ウェハー内及びウェハー間のトランジスターの性能
の均一化をはかり、より微細化に対しょできるようにし
たものである。
本発明の手段は、形成した時のウニ／・−間、ウェハー
内、及びパッチ間の膜厚のバラツキが少なく、しかも加
工上の均一性もすぐれている多結晶シリコン膜を用い、
電極の両側にもうけるサイドウオール膜として、第１の
Ｐ型及びＮ型拡散層の長さをコントロールして、ウェハ
ー内、ウニ／％−間、バッチ間のトランジスターの性能
の均一化をはかると供に、微細化にも対応できるように
したものである。
内、及びパッチ間の膜厚のバラツキが少なく、しかも加
工上の均一性もすぐれている多結晶シリコン膜を用い、
電極の両側にもうけるサイドウオール膜として、第１の
Ｐ型及びＮ型拡散層の長さをコントロールして、ウェハ
ー内、ウニ／％−間、バッチ間のトランジスターの性能
の均一化をはかると供に、微細化にも対応できるように
したものである。
第１図（ａ）〜第１図（−）に工程順の断面略図を示し
以下に本発明の方法について説明する。
以下に本発明の方法について説明する。
第１図（ａ）に示す如（、Ｎ型牟結晶Ｓｉ基板１内にＮ
Ｗｅｌ’ｌ ２及びＰ Ｗｅｌｌ ５を形成した後、
選択酸化法を用いてＬＯＯＱＳ酸化膜４を形成するＬＯ
（！ＯＳ酸化膜４の形成されている領域以外の領域にゲ
ート酸化膜５を形成し、その上に多結晶シリコン層を形
成した後、Ｎ 拡散をおこない、Ｎ＋多結晶シリコン層
にする。Ｎ＋多結晶シリコン層を選択エツチングし、ゲ
ート電極６を形成する。
Ｗｅｌ’ｌ ２及びＰ Ｗｅｌｌ ５を形成した後、
選択酸化法を用いてＬＯＯＱＳ酸化膜４を形成するＬＯ
（！ＯＳ酸化膜４の形成されている領域以外の領域にゲ
ート酸化膜５を形成し、その上に多結晶シリコン層を形
成した後、Ｎ 拡散をおこない、Ｎ＋多結晶シリコン層
にする。Ｎ＋多結晶シリコン層を選択エツチングし、ゲ
ート電極６を形成する。
その後、酸化性雰囲気の中でライト酸化をおこない薄い
酸化膜７を形成する。
酸化膜７を形成する。
第１図（ｂ）に示す如（、選択的にボロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、 第１のＰ型拡散層８を形成する。その時の打込みエネル
ギーは２０にθＶ〜４０にθＶで、打込み濃度は５Ｘ１
０１２／ｉ〜５ Ｘ １０１３／ｃｙ＋！がのぞましい
。その後、選択的にリンのイオン打込みをおこなう事に
よって、Ｎチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第１のＮ型拡散層９を形成する。そ
の時の打込みエネルギーは５０にθＶ〜６０ ｋｅｖで
、打込み濃度は５×１ｏ”／ｃＪ〜５Ｘ１０１３／ｄ
がのぞましい。
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、 第１のＰ型拡散層８を形成する。その時の打込みエネル
ギーは２０にθＶ〜４０にθＶで、打込み濃度は５Ｘ１
０１２／ｉ〜５ Ｘ １０１３／ｃｙ＋！がのぞましい
。その後、選択的にリンのイオン打込みをおこなう事に
よって、Ｎチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第１のＮ型拡散層９を形成する。そ
の時の打込みエネルギーは５０にθＶ〜６０ ｋｅｖで
、打込み濃度は５×１ｏ”／ｃＪ〜５Ｘ１０１３／ｄ
がのぞましい。
その後、酸化雰囲気中でライト酸化し、その上に多結晶
シリコン膜１０を形成する。膜厚は１０００＾〜ａｏｏ
ｏＸの間である。
シリコン膜１０を形成する。膜厚は１０００＾〜ａｏｏ
ｏＸの間である。
第１図（ｃ）に示す如（、上から異方性エツチングによ
って多結晶シリコン膜１０をエツチング除去し、ゲート
電極の両側に多結晶シリコンのサイドウオール膜１１を
形成する。
って多結晶シリコン膜１０をエツチング除去し、ゲート
電極の両側に多結晶シリコンのサイドウオール膜１１を
形成する。
その後、選択的にボロンのイオン打込みをおこなう事に
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡散層１２を形成する。
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡散層１２を形成する。
その時の打込みエネルギーは２０ ｋｅｖ〜６０ ｋｅ
ｖで、打込み濃度は１×１０１ｓ／ ｃｆｌ〜Ｉ Ｘ
１０ ”／ ａｌｌがのぞましい。
ｖで、打込み濃度は１×１０１ｓ／ ｃｆｌ〜Ｉ Ｘ
１０ ”／ ａｌｌがのぞましい。
その後、選択的にヒ素のイオン打込みをおこなう事によ
って、少な（とも一部のＮチャンネルトランジスターの
ソース、ドレインの拡散層として第２のＸ型拡散層１３
を形成する。その時の打込みエネルギーは４０ ｋｅｖ
〜８０ ｋｅＶで、打込み濃度はＩ Ｘ １０ ”／
ｔＪｌ〜１×１０１６／ｄがのぞましい。
って、少な（とも一部のＮチャンネルトランジスターの
ソース、ドレインの拡散層として第２のＸ型拡散層１３
を形成する。その時の打込みエネルギーは４０ ｋｅｖ
〜８０ ｋｅＶで、打込み濃度はＩ Ｘ １０ ”／
ｔＪｌ〜１×１０１６／ｄがのぞましい。
第１図Ｃｄ）に示す如（等方性のドライエッチ法か、硝
弗酸液で、サイドウオール膜である多結晶シリコン膜を
エツチング除去する。その上から選択的にヒ素のイオン
打込みをおこなう事によっテ、少ナクとも一部のＮチャ
ンネルトランジスターのンース、ドレインの拡散層とし
て、第６のＮ型拡散層１４を形成する。その時の打込み
エネルギーは４０ ｋｅｖ 〜８ Ｄ ｋｅｖで、打込
み濃度は１×１０１５／ｄ〜１×１ｏ１６／ｄがのぞま
しい。
弗酸液で、サイドウオール膜である多結晶シリコン膜を
エツチング除去する。その上から選択的にヒ素のイオン
打込みをおこなう事によっテ、少ナクとも一部のＮチャ
ンネルトランジスターのンース、ドレインの拡散層とし
て、第６のＮ型拡散層１４を形成する。その時の打込み
エネルギーは４０ ｋｅｖ 〜８ Ｄ ｋｅｖで、打込
み濃度は１×１０１５／ｄ〜１×１ｏ１６／ｄがのぞま
しい。
第１図（ｃ）に示す如く、酸化性雰囲気でライト酸化し
た後、ＰＳＧ膜１４を形成し、アニールした後、コンタ
クト部分のＰＳＧ膜１４と薄い酸化膜７を一部エッチン
グ除去してコンタクトホールを形成する。その上に、Ａ
Ｌ配線１５を形成する。
た後、ＰＳＧ膜１４を形成し、アニールした後、コンタ
クト部分のＰＳＧ膜１４と薄い酸化膜７を一部エッチン
グ除去してコンタクトホールを形成する。その上に、Ａ
Ｌ配線１５を形成する。
本発明の方法によると、多結晶シリコン膜厚のバラツキ
はウェハー間が±５％以内でウェハー内が±３％以内で
、そしてロフト間が±７％以内である。
はウェハー間が±５％以内でウェハー内が±３％以内で
、そしてロフト間が±７％以内である。
そして、平担部とゲート電極の両側の側面につ（厚みも
ほとんどかわらない。これに対してｖＣＶＤＳｉＯ２膜
は側面につく厚みか薄くなりがちであり、しかも形状が
変形（サイドの上の方と下の方でつきがたが異なる）し
た状態になる。
ほとんどかわらない。これに対してｖＣＶＤＳｉＯ２膜
は側面につく厚みか薄くなりがちであり、しかも形状が
変形（サイドの上の方と下の方でつきがたが異なる）し
た状態になる。
多結晶シリコン膜は以上のように膜厚が均一なため、ゲ
ート電極の側面に形成されたサイドウオールの厚みが均
一になり、しいては、第一のＰ型＼ 及びＮ型拡散層の長さが均一になり、トランジスターの
シリーズ抵抗が均一となり、しかして、トランジスター
の性能が均一となる。なお微細化への対応にも容易であ
る。
ート電極の側面に形成されたサイドウオールの厚みが均
一になり、しいては、第一のＰ型＼ 及びＮ型拡散層の長さが均一になり、トランジスターの
シリーズ抵抗が均一となり、しかして、トランジスター
の性能が均一となる。なお微細化への対応にも容易であ
る。
又、０ＶＤＳｉＯ，膜にくらべ、多結晶シリコンの方が
ドライエツチングの加工性にすぐれ、下地の薄い酸化膜
で終点を検出できるので、より一層の均一化がはかれる
。
ドライエツチングの加工性にすぐれ、下地の薄い酸化膜
で終点を検出できるので、より一層の均一化がはかれる
。
又、０ＶＤＳｉ０２膜では、サイドウオールとして厚い
膜が薄い拡散層上に残って汚れを含みやスフ、チャージ
アップしやすく、トランジスターの性能を劣化、又は変
イヒさせやすいが、本発明の方法で多結晶シリコン膜の
サイドウオー／上膜は、後で除去されてしまうので、そ
のような欠点はない。
膜が薄い拡散層上に残って汚れを含みやスフ、チャージ
アップしやすく、トランジスターの性能を劣化、又は変
イヒさせやすいが、本発明の方法で多結晶シリコン膜の
サイドウオー／上膜は、後で除去されてしまうので、そ
のような欠点はない。
そして、他の効果は、ＬＤＤ構造のトランジスターと、
通常構造のトランジスターを同一基板内に内蔵できるの
で、耐圧の高いトランジスター及びホットエレクトロン
に対して注意をはられなければならないトランジスター
にはＬＤＤ構造を採用し、スピード及びアウトプット電
流を必要とするトランジスター それに、かかる電圧が
低い所のトランジスター等にはＬＤＤ構造ではない通常
のトランジスター構造を使用する事ができる。
通常構造のトランジスターを同一基板内に内蔵できるの
で、耐圧の高いトランジスター及びホットエレクトロン
に対して注意をはられなければならないトランジスター
にはＬＤＤ構造を採用し、スピード及びアウトプット電
流を必要とするトランジスター それに、かかる電圧が
低い所のトランジスター等にはＬＤＤ構造ではない通常
のトランジスター構造を使用する事ができる。
たとえば、メモリーの周辺回路、必要な部分だけにはＬ
ＤＤ構造のトランジスターをおもに配置し、他の部分と
電圧がさげられてかげられるメモリーセル部には従来の
構造のトランジスターを配置して、スピードを早（する
事ができる。
ＤＤ構造のトランジスターをおもに配置し、他の部分と
電圧がさげられてかげられるメモリーセル部には従来の
構造のトランジスターを配置して、スピードを早（する
事ができる。
第１図（ａ）〜第１図Ｃ−）は本発明の方法による工程
順の断面略図である。 第２図 ）〜第２図（ｄ ）は従来の方法によ る工程順の断面略図である。 以 上
順の断面略図である。 第２図 ）〜第２図（ｄ ）は従来の方法によ る工程順の断面略図である。 以 上
Claims (1)
- 【特許請求の範囲】 １）半導体基板内にＰチャンネルＭＯＳトランジスター
とＮチャンネルＭＯＳトランジスターを、おのおの複数
個有する相補型ＭＯＳ半導体装置の製造方法において、 （ａ）半導体基板上にゲート絶縁膜をかいしてゲート電
極を形成する工程、 （ｂ）ゲート電極及びソース、ドレイン上に薄い絶縁膜
を形成する工程、 （ｃ）該ＰチャンネルＭＯＳトランジスターの該ソース
、ドレインに第一のＰ型拡散層を形成する工程、 （ｄ）該ＮチャンネルＭＯＳトランジスターの該ソース
、ドレインに第一のＮ型拡散層を形成する工程、 （ｅ）該半導体基板上に多結晶シリコン膜を形成する工
程、 （ｆ）異方性エッチングにより、該ゲート電極のサイド
に、少なくとも一部を残すようにして該多結晶シリコン
膜をエッチング除去する工程、 （ｇ）該ＰチャンネルＭＯＳトランジスターの該ソース
、ドレインに第２のＰ型拡散層をおこなう工程、 （ｈ）少なくとも一部の該ＮチャンネルＭＯＳトランジ
スターの該ソース、ドレインに第２のＮ型拡散層を形成
する工程、 （ｉ）該ゲート電極のサイドに残る該多結晶シリコン膜
を、等方性のドライエッチング、もしくは液体によるエ
ッチングで除去する工程、 （ｊ）少なくとも一部の該ＮチャンネルＭＯＳトランジ
スターの該ソース、ドレインに第３のＮ型拡散層を形成
する工程、 とを具備する事を特徴とする相補型ＭＯＳ半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195855A JPH0480955A (ja) | 1990-07-24 | 1990-07-24 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195855A JPH0480955A (ja) | 1990-07-24 | 1990-07-24 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480955A true JPH0480955A (ja) | 1992-03-13 |
Family
ID=16348122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195855A Pending JPH0480955A (ja) | 1990-07-24 | 1990-07-24 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0480955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359369A (ja) * | 2001-06-01 | 2002-12-13 | Sony Corp | 半導体装置の製造方法 |
-
1990
- 1990-07-24 JP JP2195855A patent/JPH0480955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359369A (ja) * | 2001-06-01 | 2002-12-13 | Sony Corp | 半導体装置の製造方法 |
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