JPH0480964A

JPH0480964A - 半導体装置

Info

Publication number: JPH0480964A
Application number: JP2195566A
Authority: JP
Inventors: Yuji Ando; 裕二安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-24
Filing date: 1990-07-24
Publication date: 1992-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は電子波の干渉効果を利用した半導体装置の構造
に関わり、特にその作製方法を容易にすることを可能と
する半導体装置の構造に関する。

（従来の技術）第６図は従来技術による半導体装置の素子構造図である
。このような半導体装置は、置屋によってジャーナル・
オブ・アプライド・フィズイクス（Ｊ、　Ａｐｐｌ。

Ｐｈｙｓ、）、第６２巻、第４号、１４９２頁、１９８
７年に報告されている。図に於いて、６０はｎコレクタ
層、６１はｐコレクタ層、６２は面内超格子層（グレー
テイング層）、６３はｐベース層、６４はｐエミッタ・
バリア層６５はｎエミツタ層、６６はエミッタ電極、６
７は接地電極、６８はベース電極、６９はアブゾーバ電
極、７０はコレクタ電極である。面内超格子層６２は電
子親和力の異なる二種類の材料が面内方向に一定の周期
で交互に配列された構造によって形成されている。この
ような面内超格子層は入射する電子に対して光に於ける
回折格子と同様な働きをするため、グレーテイング層と
呼ばれる。

第６図に示した半導体装置のエミッタ電極６６がらｎコ
レクタ層６０に向かう方向のポテンシャル、プロファイ
ルを第７図に示す。エミッタバリア層６４を越えて注入
された電子はグレーテイング層６２によってコレクタ層
６０に到達する透過成分と到達しない回折成分に分離さ
れる。回折成分はアブゾーバ電極６９に吸収され、コレ
クタ電極７０には透過成分なけが流れる。グレーティン
グ周期数が十分大きい場合にはグレーティングに直入射
した電子は次式で与えられる角度φに回折される。

二こで、ｄはグレーティングの周期、λは電子のド・ブ
ロイ波長である。回折角≠は電子波長λに関する周期関
数となるので、λを変えることに依って回折角、即ち、
実行的なコレクタ到達率（ａ）を変調することが出来る
。ここで、λは入射電子の注入エネルギーＥ、の関数と
して下式のように与えられる。

ｎＪ二こで、ｈはブランク（Ｐｌａｎｃｋ）定数、ｍ＃は電
子有効質量である。したがって、ベース電位を変えてＥ
ｌｎｊを変えることに依って、コレクタ到達率αを変調
することが可能となる。

（発明が解決しようとする課題）このような構造の半導体装置に於て十分な電子速度を得
るためには、電子のドブロイ波長λは数百Å以下になり
、グレーティングの周期もλ程度以下、即ち、数百λ以
下にする必要がある。故に、数百穴程度の周期を有する
グレーテイング層６２をコレクタ層６１とベース層６３
の間に作り込む必要がある。しかも電子波の干渉効果を
起こさせるためには、ベース・グレーティング界面、グ
レーティング・コレクタ界面、グレーティング内に於て
電子の散乱を生じるような格子欠陥の無い完全な結晶を
得ることが必要不可欠になり、このような面内超格子の
埋め込み構造を実現することは現在の力り工技術ではき
わめて困難である。

更に、このような構造の半導体装置に於て電子波回折を
おこさせるためには、電子波を制御するレーティング層
６２、ｐベース層６３を合わせた領域全体はＬ程度以下
の大きさの中に作られねばならφ ない。ここで、Ｌは温度と電子移動度にかなり依存する
が、ｎ形ＱａＡｓのり、は４．２Ｋに於て０．１．ａｍ
程度、７７にでは０．０１□ｍ程度である。即ち、１０
０λ程度以下の膜厚及び底面積を有する多層構造に於て
ベース層６３とコレクタ層６１をエツチングに依って露
出させ、それらにコンタクトをとる工程が必要になり、
これも困難である。

本発明は単純な構造に依って電子波干渉効果を実現する
ことにより、その作製を容易にすることを可能にする半
導体装置の構造を提供するものである。

（課題を解決するための手段）本発明の半導体装置は、半導体基板上にノンドープチャ
ネル層とｎ型不純物がドープされたキャリヤ供給層が順
次積層された半導体層構造の表面にソース電極、ドレイ
ン電極、ゲート電極が形成された半導体装置であって、
前記キャリヤ供給層表面の前記ゲート電極直下には電子
のド・ブロイ波長程度の周期を有してｎ形半導体領域が
形成され、前記ゲート電極のソース・ドレイン方向の長
さは電子の非弾性散乱長以下であると共に、前記半導体
基板の裏面にはショットキー電極が形成されていること
を特徴とする。

（作用）埋め込み超格子構造は作製が困難であるばがりでなく、
例えば、エピタキシャル成長→エツチング→再成長とい
う作製プロセスを必要とするため、現在の加工技術では
格子欠陥のない良好な結晶を得ることは極めて困難であ
る。従って、現在の加工技術で作製されたこの様な素子
では埋め込み超格子に生じる格子欠陥が電子の散乱を誘
発し、電子の位相情報が壊され電子波の干渉現象を観測
することは殆ど不可能であった。もし半導体表面に形成
された電極を介する電界効果に依って、電子の走行する
領域に超格子状のポテンシャルを実現することができれ
ば、このような困難は回避できるであろう。そのための
方法として考えられるのは、半導体装置の構造として２
次元電子ガス電界効果トランジスタ（２ＤＥＧＦＥＴま
たは、ＨＥＭＴ）構造において、電子供給層表面のゲー
ト直下にｎ形半導体領域が周期白−に配列された構造を
とることである。このような構造に於て、ゲート電圧を
適当に選べば、電子供給層のゲート金属及びｎ形半導体
領域に対する界面ポテンシャルの差のおかげでチャネル
中に周期的に電子蓄積層と空乏層が形成され、２次元電
子ガス（２ＤＥＣ）の海に空乏層の島が一定間隔の周期
をもって並んだ状態が実現できる。ここで、電子蓄積領
域と空乏化領域とが交互に並ぶゲート直下のチャネルは
伝導領域とポテンシャル。

バリア領域の周期構造を構成するので、これは２ＤＥＧ
に対する１次元状のグレーティングとして働く。また、
本発明ではゲート電極がｎ形半導体層を介して電子蓄積
領域と結合しているため、ゲート電圧を変えることに依
って空乏化領域の空乏層幅だけでなく電子蓄積領域にお
ける電子濃度も変えることが出来、電子蓄積層の膜厚に
拘らず、ゲート電圧の調整により確実に電子蓄積領域を
生成することが可能になり、素子の設計性が向上する。

ここでグレーティングの周期は電子波長と同程度の数百
人程度であればよい。２ＤＥＧの非弾性散乱長りは７７
Ｋに於ても１．ａｍ程度と長いため、この点電φ 極のサイズは理想的な電子波干渉効果を得るためには十
分小さいものである。また、キャリヤ供給層とチャネル
層の界面にノンドープスペーサ層を挿入すれば、弾性散
乱（イオン化不純物散乱）の影響も排除できる。

次に、電子波長λの変調の方法について述べる。従来技
術ではベース層とエミツタ層間の中間にエミッタ・バリ
ヤ層を設けて接地電極を介してエミッタバリア層の電位
を変えることに依ってグレーティングに注入される電子
のド・ブロイ波長を変調していた。本発明のようなＦＥ
Ｔ構造では、グレーティングを通過する電子流（＝電子
数×電子速度）のエネルギースペクトルはフェルミレベ
ル近傍で急峻なピークをとるので、伝導に関与する電子
はフェルミエネルギーＥＦに相当するド・ブロイ波長を
有すると見なしてよい。但し、ドレイン、ソース電圧Ｖ
によって加速されるので、電子の注入エネルｓギーはＥＦ７′４けでなくＶｄｓにも依存することにな
り、フェルミレベルはシート電子濃度ｎの関数であるの
で、本発明による半導体装置ではｎを変えることに依っ
て電子波長を変調することが出来る。本発明では、ゲー
ト電極は１次元グレーティングを構成するために用いて
いるので、基板側にバックゲート電極をとり、基板電位
を変えることによって容易に電子波長を変調することが
可能である。

また、従来技術による半導体装置は半導体層に垂直な方
向に電子が流れるいわゆる縦型トランジスタ構造である
ので、１００人程度のサイズの多層構造の各半導体層に
コンタクトをとる工程が必要であった。本発明では、Ｆ
ＥＴ構造をとることにより、電極を表面からとれるため
に、このような困難も回避できる。

更に、キャリアとして高電子移動度の２ＤＥＣを用いる
ことにより、電子の平均自由行程及び、・非弾性散乱長
りを著しく大きくできるので、素子寸法φ に対する微細化の制約が緩くなり、素子作製が更に容易
になる。言い換えると、同じサイズの素子を作製すれば
、従来よりも高温動作が可能になると考えられる。

（実施例）第１図（ａ）、（ｂ）に本発明の実施例の半導体装置の
素子構造を示す。第１図（ａ）は斜視図であり、第１図
（ｂ）はゲート電極の長手方向に沿う断面図を示す。こ
のような素子は以下の様にして作製される。ノンドープ
ＧａＡｓ基板１上に、次のようなエピタキシャル層構造
、厚さ２０００人ノンドープＧａＡｓ層２、厚さ１００
人のノンドープＡｌｏ、２Ｇａｏ、ｓＡｓスペーサ層３
、厚さ２００人のｎ型Ａ１゜、２Ｇａｏ８ＡＳ層（ドー
ピング濃度３Ｘ１０　／ｃｍ　）４、厚さ３００人のｎ
型ＧａＡｓキャップ層（ドーピング濃度５Ｘ１０　／ｃ
ｍ）５を順に成長する。

ノンドープＧａＡｓ基板１の裏面上には蒸着によりショ
ットキー電極（バックゲート電極）８を形成する。ｎ型
ＧａＡｓ層５上にはソース電極６Ｓ及びドレイン電極６
Ｄを蒸着により形成後、アロイ処理に依ってオーム性接
触をとる。また、ｎ型ＧａＡｓキャップ層５のソース電
極６Ｓとドレイン電極６Ｄで挟まれた領域には電子ビー
ム（ＥＢ）リソグラフィー法を用いてｎ形ＧａＡｓ層を
部分的に除去することにより、幅が３００人程度合、そ
の長手方向をソース・ドレインに向けたｎ形ＧａＡｓ細
線が周期３００人程度合もって配列されたストライプ・
パターンを形成する。また、本実施例では、ｎ形ＧａＡ
ｓ層５中の伝導を阻止して高純度ＧａＡｓ２中の電子伝
導だけを取り出す目的から、ストライプ、パターン領域
を構成するゲート部のｎ形ＧａＡｓ５は一部のエツチン
グ除去によりソース領域、ドレイン領域から絶縁されて
いる。このｎ形ＧａＡｓ細線からなるストライプ・パタ
ーン上にはゲート長５００度合度のゲート電極（ショッ
トキー電極）７をＥＢリソグラフィー法によって形成す
る。

第２図（ａ）、（ｂ）にゲート直下のポテンシャル・ハ
ンド分布を示す。第２図（ａ）はゲート電極が電子供給
層に直に接触する部分に於けるゲート・チャネル間（第
１図（ｂ）に於けるＸｌ−７１間）のポテンシャル分布
図、第２図（ｂ）はゲート下にｎ形ＧａＡｓ層が介在す
る部分に於けるゲートチャネル間（第１図（ｂ）に於け
るＸ２−７２間）のポテンシャル分布図である。第２図
（ａ）に示すように、ｎ形ＡｌＧａＡｓのショットキー
・バリヤ高さが約１ｅＶと高いため、ゲート電極が電子
供給層に直に接触する場所では、チャネルの伝導帯は持
ち上げられ空乏化する。一方、第２図（ｂ）のように、
ゲート下にｎ形ＧａＡｓ層が介在する場所では、ジョツ
キ−・バリヤによる界面ポテンシャルの上昇はｎ形Ｇａ
Ａｓ層内で吸収されるため、電子供給層のｎ形ＧａＡｓ
５との界面の伝導帯は下げられ、電子蓄積層が形成され
る。

こうして、第１図（ｂ）のように、ゲートに適当な電位
を与えた状態では、ショットキー・ゲート電極７直下に
ｎ形ＧａＡｓ層のある部分には電子蓄積層が、ｎ形Ｇａ
Ａｓ層のない部分には空乏化領域が存在し、ゲートに１
鈴って電子蓄積層と空乏層の周期構造が生しる。

第３図は、第１図に示した実施例に於て、ソースに対し
てドレインを正にバイアス印加した時のチャネル層（ノ
ンドープＧａＡｓ層２に於けるスペーサ層３とのへテロ
界面近傍）に於けるポテンシャル８バンドの模式図であ
る。ゲート直下ではゲートの長手方向に周期ポテンシャ
ルができ、１次元のグＬ−−ティングを構成する。ソー
ス・ゲート間及びドし・イン・ゲート間では電子は２次
元的に振舞い、ゲート下では周期的に並んだポイントコ
ンタクトを介して化学ポテンシャルがつながっている。

第３図がら容易に分かるように、ソース電極でフェルミ
エネルギーＥＦを有する電子はゲート直下で以下のよう
な運動エネルギーＥ３．をもつ。

ｎＪここで、フェルミレベルＥＦは基板電圧Ｖｂ、（）’ツ
クゲート電極とソース電極間に印加される電圧ンの関数
である。（１）式、（３）式、（４）式から明らかなよ
−）にバックゲート電圧Ｖ、註変えることによって、電
子波長へ、回折角度φを変調でき、故にドレイン到達率
αを変えることができる。

第４図は本発明による半導体装置の動作状態を示す配線
図である。即ち、ソース接地において、ドレイン電極６
Ｄには正電圧■ｄｓを、ゲート電極７には適当な電圧■
を印加する。ここで、ゲート電圧Ｖｇ５ｓはグレーティング構造を実現するためのものである。基
板電極８に与える電圧をＶ、ｇ、＝すると、Ｖ、ｇ（７
）変化によってシート電子濃度、即ち、電子波長λを変
えることが出来る。（１）式から分かるように電子の回
折角度φ、即ち、ドレイン到達率。は電子波長λの周期
関数となることがら、ドレイン電流Ｉは第５図のような
電流・電圧特性を示す。置屋が報告しているように、φ
がλ８に関する急峻な関数になることから微小な電圧変
化で大きな電流増幅が得られることが期待され、きわめ
て高い相互コンダクタンスが得られると考えられる。

以上の実施例では、ＡｌＧａＡｓ／ＧａＡｓ系ＦＥＴを
用いで、本発明を説明したが、本発明は勿論、ＡｌＧａ
Ａｓ／ＩｎＧａＡｓ歪系やＡｌＩｎＡｓ／ＧａＩｎＡｓ
系等、他の材料系のＦＥＴにも適用可能である。

（発明の効果）以上の詳細な説明から明らかなように、本発明によれば
単純な構造に依って電子波干渉効果を利用できる半導体
装置を実現でき、その作製が容易になると共に、ゲート
電圧を調整することに依ってグレーティングの形状を変
えることができ、素子の設計性が向上する。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）はそれぞれ本発明による実施例
の素子構造を示す図、第２図（ａ）、　（ｂ）は実施例
に於ｃするゲート・チャネル間のポテンシャル、ハンド
図、第３図は実施例に於けるソース・ドレイン間ポテン
シャル・バンドの模式図、第４図は本実施例の動作状態
を示す配線図、第５図は本実施例に於ける電流、電圧特
性を示す図、第６図は従来技術による半導体装置の素子
構造を示す図、第７図は従来例に於けるエミッタ・コレ
クタ間に於けるポテンシャルプロファイル図である。図に於いて、１・・・ノンドープＧａＡｓ基板、２０９
．ノンドープＧａＡｓ層、３・・・ノンドープＡｌＧａ
Ａｓ層、４．ｎ型ＡｌＧａＡｓ層、５−ｎ型ＧａＡｓ層
、６８．６Ｄ−６，オーム性電極、７，８・・・ショッ
トキー電極、６０・・・ｎ型コレクタ層、６１　、ｐ型
コレクタ層、６２・・・グレーテイング層、６３・・・
ｐ型ベース層、６４・・・ｐ型エミッタバリヤ層、６５
・・・ｎ型エミツタ層、６６・・・エミッタ電極、６７
・・・接地電極、６８・・・ベース電極、６９・・・ア
ブゾーバ電極、７０・・・コレクタ電極である。

Claims

【特許請求の範囲】

　半導体基板上にノンドープチャネル層とｎ型不純物が
ドープされたキャリヤ供給層が順次積層された半導体層
構造の表面にソース電極、ドレイン電極、ゲート電極が
形成された半導体装置であって、前記キャリヤ供給層表
面の前記ゲート電極直下には電子のド・ブロイ波長程度
の周期を有してｎ形半導体領域が形成され、前記ゲート
電極のソース、ドレイン方向の長さは電子の非弾性散乱
長以下であると共に、前記半導体基板の裏面にはショッ
トキー電極が形成されていることを特徴とする半導体装
置。