JPH07326730A - 半導体装置，その製造方法，単一電子デバイス，及びその製造方法 - Google Patents
半導体装置，その製造方法，単一電子デバイス，及びその製造方法Info
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- JPH07326730A JPH07326730A JP6118613A JP11861394A JPH07326730A JP H07326730 A JPH07326730 A JP H07326730A JP 6118613 A JP6118613 A JP 6118613A JP 11861394 A JP11861394 A JP 11861394A JP H07326730 A JPH07326730 A JP H07326730A
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Abstract
(57)【要約】
【構成】 GaAs基板１上に、少なくとも第１種の半導体
からなるアンドープGaAs層２と、上記第１種の半導体よ
り電子親和力の小さい第２種の半導体からなるアンドー
プAlGaAsスペーサ層３と、上記第２種の半導体からなる
ｎ型AlGaAs電子供給層４が順次積層された半導体層構造
を有し、上記アンドープスペーサ層３とｎ型電子供給層
４が、凹凸の周期構造を有するよう形成され、半導体層
構造の上面に複数個のショットキー電極６が、上記凹凸
の周期構造と直交する方向に周期的に配置されており、
該電極に周期的な電圧を印加する。 【効果】 上記周期的な電圧の印加により、上記周期構
造内に閉じ込めた電子相互間の結合を弱めたり強めたり
し、量子細線超格子を構成する。
からなるアンドープGaAs層２と、上記第１種の半導体よ
り電子親和力の小さい第２種の半導体からなるアンドー
プAlGaAsスペーサ層３と、上記第２種の半導体からなる
ｎ型AlGaAs電子供給層４が順次積層された半導体層構造
を有し、上記アンドープスペーサ層３とｎ型電子供給層
４が、凹凸の周期構造を有するよう形成され、半導体層
構造の上面に複数個のショットキー電極６が、上記凹凸
の周期構造と直交する方向に周期的に配置されており、
該電極に周期的な電圧を印加する。 【効果】 上記周期的な電圧の印加により、上記周期構
造内に閉じ込めた電子相互間の結合を弱めたり強めたり
し、量子細線超格子を構成する。
Description
【０００１】
【産業上の利用分野】この発明は量子細線超格子を構成
する半導体装置，その製造方法，単一電子デバイス，及
びその製造方法に関し、特に良質な量子細線超格子、及
び量子箱を得るための新しい構造と、その製造方法、ま
た室温においても動作可能な単一電子デバイスを得るた
めの新しい構造と、その製造方法に関するものである。
する半導体装置，その製造方法，単一電子デバイス，及
びその製造方法に関し、特に良質な量子細線超格子、及
び量子箱を得るための新しい構造と、その製造方法、ま
た室温においても動作可能な単一電子デバイスを得るた
めの新しい構造と、その製造方法に関するものである。
【０００２】
【従来の技術】近年の材料科学と結晶成長技術，半導体
プロセス技術の著しい発展により、原子スケールで制御
された半導体微細構造を作製し、微細構造中に発現する
様々な物理現象を実際に観測し、あるいは制御できるよ
うになってきた。このような半導体微細構造は立体量子
構造と呼ばれ、高移動度のＦＥＴ（H.Sakaki:Jpn.J.App
l.Phys., 19,(1980) L735.) や、高性能のＬＤ（Y.Arak
awa and H.Sakaki:Appl.Phys. Lett., 40, (1982)939.)
に応用できる可能性が理論的に示され、現在にいたる
まで実現のための努力が粛々と行われている。
プロセス技術の著しい発展により、原子スケールで制御
された半導体微細構造を作製し、微細構造中に発現する
様々な物理現象を実際に観測し、あるいは制御できるよ
うになってきた。このような半導体微細構造は立体量子
構造と呼ばれ、高移動度のＦＥＴ（H.Sakaki:Jpn.J.App
l.Phys., 19,(1980) L735.) や、高性能のＬＤ（Y.Arak
awa and H.Sakaki:Appl.Phys. Lett., 40, (1982)939.)
に応用できる可能性が理論的に示され、現在にいたる
まで実現のための努力が粛々と行われている。
【０００３】量子細線において高移動度が得られる理由
は以下のように解釈されている。不純物散乱などの弾性
散乱を受ける場合には、散乱の前後でエネルギーが保存
される必要がある。一次元的量子細線中では、運動量Ｋ
F からＫF への前方散乱か、ＫF から−ＫF への後方散
乱しか許されない。ところが、後方散乱のように運動量
変化が大きな散乱の確率は極めて小さいため、チャンネ
ル中の不純物密度が低い場合、弾性散乱はほとんど生じ
ないことになる。この結果、特に低温において電子の高
移動度が実現される。しかし、量子細線においては非弾
性散乱を抑制できないという問題点がある。試料の温度
が概略１０Ｋより高くなると電子は光学フォノンによる
散乱を受けて、移動度が低下する現象が生じる。デバイ
ス応用を考慮にいれた場合、室温においても低温と同様
の高移動度を得るためには、光学フォノン散乱の抑制が
必要である。Sakakiは、量子細線超格子という独自の構
造を用いることにより、弾性散乱だけでなく、光学フォ
ノン散乱も抑制しうることを理論的に示した（H.Sakak
i:Jpn.J.Appl.Phys., 28,(1989) L314.) 。
は以下のように解釈されている。不純物散乱などの弾性
散乱を受ける場合には、散乱の前後でエネルギーが保存
される必要がある。一次元的量子細線中では、運動量Ｋ
F からＫF への前方散乱か、ＫF から−ＫF への後方散
乱しか許されない。ところが、後方散乱のように運動量
変化が大きな散乱の確率は極めて小さいため、チャンネ
ル中の不純物密度が低い場合、弾性散乱はほとんど生じ
ないことになる。この結果、特に低温において電子の高
移動度が実現される。しかし、量子細線においては非弾
性散乱を抑制できないという問題点がある。試料の温度
が概略１０Ｋより高くなると電子は光学フォノンによる
散乱を受けて、移動度が低下する現象が生じる。デバイ
ス応用を考慮にいれた場合、室温においても低温と同様
の高移動度を得るためには、光学フォノン散乱の抑制が
必要である。Sakakiは、量子細線超格子という独自の構
造を用いることにより、弾性散乱だけでなく、光学フォ
ノン散乱も抑制しうることを理論的に示した（H.Sakak
i:Jpn.J.Appl.Phys., 28,(1989) L314.) 。
【０００４】図１６(a) に量子細線超格子の概念図を示
す。量子細線超格子とは量子箱を一次元状に並べ、各々
の量子箱をトンネル結合させた構造である。このような
構造においては、電子の状態密度は図１６(b) に示され
る。図において、縦軸は状態密度、横軸はエネルギーで
ある。また、ｎ＝１は基底ミニバンドを、ｎ＝２は第１
励起ミニバンドの状態密度をそれぞれ表している。ここ
で、全ての電子は基底ミニバンドに収容されていると
し、基底ミニバンドのバンド幅をＥｂ，基底ミニバンド
と第１励起ミニバンドとのバンドギャップをＥｇとす
る。さらにフォノン散乱により授受されるエネルギーを
ｈωopt ／２πとする。今、Ｅｂがｈωopt／２πより
小さいとすると、基底ミニバンド内においてフォノンの
授受による散乱が禁止される。さらに、Ｅｇがｈωopt
／２πより大きい場合には、フォノンの授受によるバン
ド間遷移が禁止されることになる。したがって、量子細
線超格子構造において、Ｅｂ＜ｈωopt ／２π、かつＥ
ｇ＞ｈωopt ／２πの２つの条件を満たすことにより、
結晶中におけるほとんど全ての散乱過程が禁止されるこ
とになり、室温においても極めて高移動度の状態を実現
することができる。このような条件は、量子細線超格子
において各々の量子箱の大きさが概略一辺２０ｎｍ程度
の大きさであり、なおかつ各量子箱が弱く結合されてい
る場合に実現される。
す。量子細線超格子とは量子箱を一次元状に並べ、各々
の量子箱をトンネル結合させた構造である。このような
構造においては、電子の状態密度は図１６(b) に示され
る。図において、縦軸は状態密度、横軸はエネルギーで
ある。また、ｎ＝１は基底ミニバンドを、ｎ＝２は第１
励起ミニバンドの状態密度をそれぞれ表している。ここ
で、全ての電子は基底ミニバンドに収容されていると
し、基底ミニバンドのバンド幅をＥｂ，基底ミニバンド
と第１励起ミニバンドとのバンドギャップをＥｇとす
る。さらにフォノン散乱により授受されるエネルギーを
ｈωopt ／２πとする。今、Ｅｂがｈωopt／２πより
小さいとすると、基底ミニバンド内においてフォノンの
授受による散乱が禁止される。さらに、Ｅｇがｈωopt
／２πより大きい場合には、フォノンの授受によるバン
ド間遷移が禁止されることになる。したがって、量子細
線超格子構造において、Ｅｂ＜ｈωopt ／２π、かつＥ
ｇ＞ｈωopt ／２πの２つの条件を満たすことにより、
結晶中におけるほとんど全ての散乱過程が禁止されるこ
とになり、室温においても極めて高移動度の状態を実現
することができる。このような条件は、量子細線超格子
において各々の量子箱の大きさが概略一辺２０ｎｍ程度
の大きさであり、なおかつ各量子箱が弱く結合されてい
る場合に実現される。
【０００５】量子細線超格子を実現するには、以上のよ
うに、極めて微細な構造を高度に制御された状態で作製
し、加工損傷や、空乏領域の形成を極力抑えるようにす
る必要がある。量子井戸構造をＦＩＢやＲＩＥを用いて
加工するような手法では、加工損傷を抑制することが不
可能であり、到底実現できないと考えられる。この困難
さのために良好な量子細線超格子が形成できたとの報告
はこれまでにない。
うに、極めて微細な構造を高度に制御された状態で作製
し、加工損傷や、空乏領域の形成を極力抑えるようにす
る必要がある。量子井戸構造をＦＩＢやＲＩＥを用いて
加工するような手法では、加工損傷を抑制することが不
可能であり、到底実現できないと考えられる。この困難
さのために良好な量子細線超格子が形成できたとの報告
はこれまでにない。
【０００６】また、電子一個一個のやり取りを半導体微
細構造中で制御し、デバイス応用することにより新しい
機能のデバイスを創造しようという試みが活発化してお
り、単一電子デバイスという新しい分野を形成しつつあ
る。ここでまず、単一電子デバイスの基本的な動作原理
のひとつである，クーロンブロッケイドと呼ばれる物理
現象について簡単に触れる。
細構造中で制御し、デバイス応用することにより新しい
機能のデバイスを創造しようという試みが活発化してお
り、単一電子デバイスという新しい分野を形成しつつあ
る。ここでまず、単一電子デバイスの基本的な動作原理
のひとつである，クーロンブロッケイドと呼ばれる物理
現象について簡単に触れる。
【０００７】半導体中にエネルギーポテンシャルが存在
する場合、ポテンシャル障壁の厚みが充分に薄いとき、
電子はその波動性により一定の確率でポテンシャル障壁
をトンネルすることができる。一般のトンネル接合で
は、トンネルする電子の総量が大きいため、トンネル電
流の平均値を制御することはできるが、それぞれの電子
がいつトンネルするかまでは制御することができない。
ところが、接合のサイズが極めて小さくなり、接合の静
電容量が素電荷ｅに比べて無視できない大きさになった
とき、ある一定の条件のもとに電子のトンネリングが制
限される現象が生じる。
する場合、ポテンシャル障壁の厚みが充分に薄いとき、
電子はその波動性により一定の確率でポテンシャル障壁
をトンネルすることができる。一般のトンネル接合で
は、トンネルする電子の総量が大きいため、トンネル電
流の平均値を制御することはできるが、それぞれの電子
がいつトンネルするかまでは制御することができない。
ところが、接合のサイズが極めて小さくなり、接合の静
電容量が素電荷ｅに比べて無視できない大きさになった
とき、ある一定の条件のもとに電子のトンネリングが制
限される現象が生じる。
【０００８】一般にトンネル接合の静電エネルギーは次
式で与えられる。 Ｅ ＝ Ｑ2 ／２Ｃ （Ｊ） … (1) ここでＥは静電エネルギー、Ｑは電荷、Ｃは静電容量で
ある。電子が１個、この接合をトンネルしたとすると、
接合の前後における静電エネルギーの変化は、 ΔＥ ＝ （Ｑ−２）2 ／２Ｃ − Ｑ2 ／２Ｃ ＝ ｅ／Ｃ（ｅ／２−Ｑ） … (2) (2) 式より、Ｑ＜ｅ／２の場合、外部からエネルギーが
供給されないかぎり電子のトンネリングは禁止されるこ
とになる。この現象をクーロンブロッケイドという。実
際にクーロンブロッケイドが観測されるには、電子のク
ーロンエネルギーが背景熱雑音（ｋB Ｔ：ｋB はボルツ
マン定数）と比較して充分に大きくなる必要がある。い
ま、接合のサイズを１００ｎｍ×１００ｎｍ程度の大き
さとすると、約１Ｋ以下の低温においてクローンブロッ
ケイドが観測可能となる。室温においてクローンブロッ
ケイドを観測するためには、接合の大きさを２０ｎｍ×
２０ｎｍ程度の大きさまで微細化する必要がある。
式で与えられる。 Ｅ ＝ Ｑ2 ／２Ｃ （Ｊ） … (1) ここでＥは静電エネルギー、Ｑは電荷、Ｃは静電容量で
ある。電子が１個、この接合をトンネルしたとすると、
接合の前後における静電エネルギーの変化は、 ΔＥ ＝ （Ｑ−２）2 ／２Ｃ − Ｑ2 ／２Ｃ ＝ ｅ／Ｃ（ｅ／２−Ｑ） … (2) (2) 式より、Ｑ＜ｅ／２の場合、外部からエネルギーが
供給されないかぎり電子のトンネリングは禁止されるこ
とになる。この現象をクーロンブロッケイドという。実
際にクーロンブロッケイドが観測されるには、電子のク
ーロンエネルギーが背景熱雑音（ｋB Ｔ：ｋB はボルツ
マン定数）と比較して充分に大きくなる必要がある。い
ま、接合のサイズを１００ｎｍ×１００ｎｍ程度の大き
さとすると、約１Ｋ以下の低温においてクローンブロッ
ケイドが観測可能となる。室温においてクローンブロッ
ケイドを観測するためには、接合の大きさを２０ｎｍ×
２０ｎｍ程度の大きさまで微細化する必要がある。
【０００９】図１７(a) ，(b) は従来の単一電子デバイ
スの一例を示す上面図，及び斜視図である。図に示すよ
うに、本デバイスはＡｌＧａＡｓ／ＧａＡｓによる通常
の２次元電子ガス構造をリッジ型にエッチングし、リッ
ジ直下に擬似一次元チャネル（Quasi −1DEG）を作製
し、さらに２つのトップゲート（Gate 1，Gate 2）とサ
イドゲート（Side Gate ）を図のように配置して構成さ
れたものである。サイドゲートは上記擬似一次元チャネ
ルの有効幅を制御するために設けられている。２つのト
ップゲートに適度な電圧をかけることにより一次元チャ
ネル内の電子の一部はトップゲートに挟まれた領域に閉
じ込められ、量子ドットを形成することができる。
スの一例を示す上面図，及び斜視図である。図に示すよ
うに、本デバイスはＡｌＧａＡｓ／ＧａＡｓによる通常
の２次元電子ガス構造をリッジ型にエッチングし、リッ
ジ直下に擬似一次元チャネル（Quasi −1DEG）を作製
し、さらに２つのトップゲート（Gate 1，Gate 2）とサ
イドゲート（Side Gate ）を図のように配置して構成さ
れたものである。サイドゲートは上記擬似一次元チャネ
ルの有効幅を制御するために設けられている。２つのト
ップゲートに適度な電圧をかけることにより一次元チャ
ネル内の電子の一部はトップゲートに挟まれた領域に閉
じ込められ、量子ドットを形成することができる。
【００１０】図１８に、２つのトップゲートに印加する
電圧を、電子がかろうじてトンネルできない程度の大き
さに設定し、さらに該２つのトップゲートに高周波電圧
（ｆ＝１０ＭＨｚ）をπだけ位相をずらして印加した場
合のソース，ドレイン間のＩ−Ｖ特性を示す。図に示さ
れるように、電流ＩはＩ＝ｎefの関係式で表される電流
値に量子化されており、ソース，ドレイン間を電子一個
一個がシーケンシャルに運ばれていることが確認されて
いる。上述の実験により、クーロンブロッケイドを利用
した本デバイスが、標準電流を得るために利用できるこ
とが示された。
電圧を、電子がかろうじてトンネルできない程度の大き
さに設定し、さらに該２つのトップゲートに高周波電圧
（ｆ＝１０ＭＨｚ）をπだけ位相をずらして印加した場
合のソース，ドレイン間のＩ−Ｖ特性を示す。図に示さ
れるように、電流ＩはＩ＝ｎefの関係式で表される電流
値に量子化されており、ソース，ドレイン間を電子一個
一個がシーケンシャルに運ばれていることが確認されて
いる。上述の実験により、クーロンブロッケイドを利用
した本デバイスが、標準電流を得るために利用できるこ
とが示された。
【００１１】
【発明が解決しようとする課題】しかし、この実験は１
０ｍＫという極低温で行われた結果であり、本動作を実
用デバイスに応用するためには克服すべき課題が多いこ
とを示している。ドットのサイズを充分に小さくするこ
とにより、実用領域の温度でも動作する単一電子デバイ
スが実現できると考えられ、いかに微小サイズの接合
を、良質な結晶品質を伴って実現するかが最も重要な課
題として存在している。
０ｍＫという極低温で行われた結果であり、本動作を実
用デバイスに応用するためには克服すべき課題が多いこ
とを示している。ドットのサイズを充分に小さくするこ
とにより、実用領域の温度でも動作する単一電子デバイ
スが実現できると考えられ、いかに微小サイズの接合
を、良質な結晶品質を伴って実現するかが最も重要な課
題として存在している。
【００１２】本発明は上記のような問題点を解消するた
めになされたものであり、良質な量子細線超格子を得る
ための新しい半導体装置の構造と、その製造方法を提供
することを目的とする。
めになされたものであり、良質な量子細線超格子を得る
ための新しい半導体装置の構造と、その製造方法を提供
することを目的とする。
【００１３】また本発明は、室温においても動作可能な
単一電子デバイス、及びその製造方法を提供することを
目的とする。
単一電子デバイス、及びその製造方法を提供することを
目的とする。
【００１４】
【課題を解決するための手段】この発明にかかる半導体
装置は、半絶縁性の半導体基板上に、少なくとも第１種
の半導体からなるアンドープ層と、上記第１種の半導体
より電子親和力の小さい第２種の半導体からなるアンド
ープスペーサ層と、上記第２種の半導体からなるｎ型の
電子供給層が順次積層された半導体層構造を有してお
り、上記第２種の半導体からなるアンドープスペーサ層
が、凹凸の周期構造を有し、上記第２種の半導体からな
るｎ型の電子供給層が、上記凹凸の周期構造を埋め込む
ように形成されており、かつ半導体層構造の上面には複
数個のショットキー電極が、上記アンドープスペーサ層
の凹凸の周期構造の該凹凸の現れる断面と直交する方向
に周期的に配置されていることを特徴とするものであ
る。
装置は、半絶縁性の半導体基板上に、少なくとも第１種
の半導体からなるアンドープ層と、上記第１種の半導体
より電子親和力の小さい第２種の半導体からなるアンド
ープスペーサ層と、上記第２種の半導体からなるｎ型の
電子供給層が順次積層された半導体層構造を有してお
り、上記第２種の半導体からなるアンドープスペーサ層
が、凹凸の周期構造を有し、上記第２種の半導体からな
るｎ型の電子供給層が、上記凹凸の周期構造を埋め込む
ように形成されており、かつ半導体層構造の上面には複
数個のショットキー電極が、上記アンドープスペーサ層
の凹凸の周期構造の該凹凸の現れる断面と直交する方向
に周期的に配置されていることを特徴とするものであ
る。
【００１５】またこの発明は、上記半導体装置におい
て、上記半導体基板がＧａＡｓ基板であり、上記第１種
の半導体がＧａＡｓであり、上記第２種の半導体がＡｌ
ＧａＡｓであるものである。
て、上記半導体基板がＧａＡｓ基板であり、上記第１種
の半導体がＧａＡｓであり、上記第２種の半導体がＡｌ
ＧａＡｓであるものである。
【００１６】またこの発明は、上記半導体装置におい
て、上記半導体基板がＧａＡｓ基板であり、上記半導体
層構造は、少なくとも、Ｉｎを添加した第１種の半導体
よりなるアンドープＩｎＧａＡｓ層と、第２種の半導体
よりなるアンドープＡｌＧａＡｓスペーサ層と、第２種
の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層とが順次
積層された構造であるものである。
て、上記半導体基板がＧａＡｓ基板であり、上記半導体
層構造は、少なくとも、Ｉｎを添加した第１種の半導体
よりなるアンドープＩｎＧａＡｓ層と、第２種の半導体
よりなるアンドープＡｌＧａＡｓスペーサ層と、第２種
の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層とが順次
積層された構造であるものである。
【００１７】またこの発明は、上記半導体装置におい
て、上記半導体基板がＧａＡｓ基板であり、上記半導体
層構造は、少なくとも、アンドープＧａＡｓ層と、Ｉｎ
を添加した第１種の半導体よりなるアンドープＩｎＧａ
Ａｓ層と、第２種の半導体よりなるアンドープＡｌＧａ
Ａｓスペーサ層と、第２種の半導体よりなるｎ−ＡｌＧ
ａＡｓ電子供給層とが順次積層された構造であるもので
ある。
て、上記半導体基板がＧａＡｓ基板であり、上記半導体
層構造は、少なくとも、アンドープＧａＡｓ層と、Ｉｎ
を添加した第１種の半導体よりなるアンドープＩｎＧａ
Ａｓ層と、第２種の半導体よりなるアンドープＡｌＧａ
Ａｓスペーサ層と、第２種の半導体よりなるｎ−ＡｌＧ
ａＡｓ電子供給層とが順次積層された構造であるもので
ある。
【００１８】またこの発明は、上記半導体装置におい
て、上記半導体基板がＩｎＰ基板であり、上記第１種の
半導体がＩｎＧａＡｓであり、上記第２種の半導体がＡ
ｌＩｎＡｓであることを特徴とするものである。
て、上記半導体基板がＩｎＰ基板であり、上記第１種の
半導体がＩｎＧａＡｓであり、上記第２種の半導体がＡ
ｌＩｎＡｓであることを特徴とするものである。
【００１９】またこの発明は、上記半導体装置におい
て、上記半導体基板がＩｎＰ基板であり、上記半導体層
構造は、少なくとも、第１種の半導体よりなるアンドー
プＩｎＧａＡｓ層と、第２種の半導体よりなるアンドー
プＡｌＩｎＡｓスペーサ層と、第２種の半導体よりなる
ｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された構造で
あるものである。
て、上記半導体基板がＩｎＰ基板であり、上記半導体層
構造は、少なくとも、第１種の半導体よりなるアンドー
プＩｎＧａＡｓ層と、第２種の半導体よりなるアンドー
プＡｌＩｎＡｓスペーサ層と、第２種の半導体よりなる
ｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された構造で
あるものである。
【００２０】またこの発明は、上記半導体装置におい
て、上記半導体基板がＩｎＰ基板であり、上記半導体層
構造は、少なくとも、アンドープＡｌＩｎＡｓ層と、第
１種の半導体よりなるアンドープＩｎＧａＡｓ層と、第
２種の半導体よりなるアンドープＡｌＩｎＡｓスペーサ
層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ電子供
給層とが順次積層された構造であることを特徴とするも
のである。
て、上記半導体基板がＩｎＰ基板であり、上記半導体層
構造は、少なくとも、アンドープＡｌＩｎＡｓ層と、第
１種の半導体よりなるアンドープＩｎＧａＡｓ層と、第
２種の半導体よりなるアンドープＡｌＩｎＡｓスペーサ
層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ電子供
給層とが順次積層された構造であることを特徴とするも
のである。
【００２１】またこの発明は、上記半導体装置におい
て、上記半導体基板がＩｎＰ基板であり、上記半導体層
構造は、少なくとも、アンドープＡｌＩｎＡｓ層と、第
１種の半導体よりなるアンドープＩｎＧａＡｓ層と、第
２種の半導体よりなるアンドープＡｌＩｎＡｓスペーサ
層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ電子供
給層と、アンドープＡｌＩｎＡｓキャップ層とが順次積
層された構造を有しているものであるものである。
て、上記半導体基板がＩｎＰ基板であり、上記半導体層
構造は、少なくとも、アンドープＡｌＩｎＡｓ層と、第
１種の半導体よりなるアンドープＩｎＧａＡｓ層と、第
２種の半導体よりなるアンドープＡｌＩｎＡｓスペーサ
層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ電子供
給層と、アンドープＡｌＩｎＡｓキャップ層とが順次積
層された構造を有しているものであるものである。
【００２２】またこの発明は、上記半導体装置におい
て、上記アンドープスペーサ層の凹凸の周期構造の形状
が、三角形状の断面であるものである。
て、上記アンドープスペーサ層の凹凸の周期構造の形状
が、三角形状の断面であるものである。
【００２３】またこの発明は、上記半導体装置におい
て、上記アンドープスペーサ層の凹凸の周期構造の斜面
が、（１１１）Ｂ面で構成されているものである。
て、上記アンドープスペーサ層の凹凸の周期構造の斜面
が、（１１１）Ｂ面で構成されているものである。
【００２４】またこの発明は、上記半導体装置におい
て、記アンドープスペーサ層がもつ凹凸の周期構造は、
その凹部の深さが長手方向にそって周期的に変化してい
るものであるものである。
て、記アンドープスペーサ層がもつ凹凸の周期構造は、
その凹部の深さが長手方向にそって周期的に変化してい
るものであるものである。
【００２５】またこの発明は、上記請求項１記載の半導
体装置を製造する方法であって、半絶縁性の半導体基板
上に、少なくとも第１種の半導体からなるアンドープ層
と、上記第１種の半導体より電子親和力の小さい第２種
の半導体からなるアンドープスペーサ層が順次積層され
た構造を成長する工程と、上記第２種の半導体からなる
アンドープスペーサ層を、凹凸の周期構造を有するよう
加工する工程と、第２種の半導体からなるｎ型の電子供
給層を、上記アンドープスペーサ層の凹凸の周期構造を
埋め込むように形成する工程と、上記半導体層構造の上
面に複数個のショットキー電極を、上記アンドープスペ
ーサ層の凹凸の周期構造と直交する方向に周期的に配置
形成する工程とを備えたことを特徴とするものである。
体装置を製造する方法であって、半絶縁性の半導体基板
上に、少なくとも第１種の半導体からなるアンドープ層
と、上記第１種の半導体より電子親和力の小さい第２種
の半導体からなるアンドープスペーサ層が順次積層され
た構造を成長する工程と、上記第２種の半導体からなる
アンドープスペーサ層を、凹凸の周期構造を有するよう
加工する工程と、第２種の半導体からなるｎ型の電子供
給層を、上記アンドープスペーサ層の凹凸の周期構造を
埋め込むように形成する工程と、上記半導体層構造の上
面に複数個のショットキー電極を、上記アンドープスペ
ーサ層の凹凸の周期構造と直交する方向に周期的に配置
形成する工程とを備えたことを特徴とするものである。
【００２６】またこの発明は、上記半導体装置の製造方
法において、上記第２種の半導体からなるアンドープス
ペーサ層を、凹凸の周期構造を有するよう加工する工程
を、上記成長した第２種半導体からなるアンドープスペ
ーサ層に対し、上記第２種の半導体をエッチングするエ
ッチングガスと、Ｖ族ガスと、水素ガスとを同時に供給
した雰囲気下で、４５０℃以下の温度で表面クリーニン
グした後，上記第２種の半導体をエッチングするエッチ
ングガスと、Ｖ族ガスと、水素ガスとを同時に供給した
雰囲気下で、４５０℃以上の温度でガスエッチングして
行うものである。
法において、上記第２種の半導体からなるアンドープス
ペーサ層を、凹凸の周期構造を有するよう加工する工程
を、上記成長した第２種半導体からなるアンドープスペ
ーサ層に対し、上記第２種の半導体をエッチングするエ
ッチングガスと、Ｖ族ガスと、水素ガスとを同時に供給
した雰囲気下で、４５０℃以下の温度で表面クリーニン
グした後，上記第２種の半導体をエッチングするエッチ
ングガスと、Ｖ族ガスと、水素ガスとを同時に供給した
雰囲気下で、４５０℃以上の温度でガスエッチングして
行うものである。
【００２７】またこの発明は、上記半導体装置の製造方
法において、上記第２種半導体アンドープスペーサ層で
あるＡｌＧａＡｓ層上に、該ＡｌＧａＡｓ層を積層する
工程に連続してＧａＡｓキャップ層を形成する工程をさ
らに含み、上記第２種半導体アンドープスペーサ層を、
凹凸の周期構造を有するよう加工する工程を、上記Ｇａ
Ａｓキャップ層に対し、上記ＡｌＧａＡｓをエッチング
するエッチングガスと、Ｖ族ガスと、水素ガスとを同時
に供給した雰囲気下で、４５０℃以下の温度で表面クリ
ーニングした後，ＧａＡｓ，及びＡｌＧａＡｓをエッチ
ングするエッチングガスと、Ｖ族ガスと、水素ガスとを
同時に供給した雰囲気下で、上記ＧａＡｓキャップ層，
及び第２種半導体アンドープスペーサ層を、４５０℃以
上の温度でガスエッチングして行うものである。
法において、上記第２種半導体アンドープスペーサ層で
あるＡｌＧａＡｓ層上に、該ＡｌＧａＡｓ層を積層する
工程に連続してＧａＡｓキャップ層を形成する工程をさ
らに含み、上記第２種半導体アンドープスペーサ層を、
凹凸の周期構造を有するよう加工する工程を、上記Ｇａ
Ａｓキャップ層に対し、上記ＡｌＧａＡｓをエッチング
するエッチングガスと、Ｖ族ガスと、水素ガスとを同時
に供給した雰囲気下で、４５０℃以下の温度で表面クリ
ーニングした後，ＧａＡｓ，及びＡｌＧａＡｓをエッチ
ングするエッチングガスと、Ｖ族ガスと、水素ガスとを
同時に供給した雰囲気下で、上記ＧａＡｓキャップ層，
及び第２種半導体アンドープスペーサ層を、４５０℃以
上の温度でガスエッチングして行うものである。
【００２８】またこの発明は、上記半導体装置の製造方
法において、上記第２種の半導体であるＧａＡｓ，又は
ＡｌＩｎＡｓをエッチングするエッチングガスとして、
塩素を含むガス、臭素を含むガス、ヨウ素を含むガスの
いずれかを用いるものとしたものである。
法において、上記第２種の半導体であるＧａＡｓ，又は
ＡｌＩｎＡｓをエッチングするエッチングガスとして、
塩素を含むガス、臭素を含むガス、ヨウ素を含むガスの
いずれかを用いるものとしたものである。
【００２９】またこの発明は、上記半導体装置の製造方
法において、上記第２種の半導体であるＡｌＧａＡｓ，
及び上記ＧａＡｓキャップ層をエッチングするエッチン
グガスとして、塩素を含むガス、臭素を含むガス、ヨウ
素を含むガスのいずれかを用いるものとしたものであ
る。
法において、上記第２種の半導体であるＡｌＧａＡｓ，
及び上記ＧａＡｓキャップ層をエッチングするエッチン
グガスとして、塩素を含むガス、臭素を含むガス、ヨウ
素を含むガスのいずれかを用いるものとしたものであ
る。
【００３０】またこの発明は、上記半導体装置の製造方
法において、上記ガスエッチングにより上記スペーサ層
の凹凸の周期構造の形成を行った後、同一チャンバ内，
あるいは該チャンバと結合した成長チャンバ内におい
て、引きつづき上記電子供給層の成長を行うものとした
ものである。
法において、上記ガスエッチングにより上記スペーサ層
の凹凸の周期構造の形成を行った後、同一チャンバ内，
あるいは該チャンバと結合した成長チャンバ内におい
て、引きつづき上記電子供給層の成長を行うものとした
ものである。
【００３１】またこの発明にかかる単一電子デバイス
は、半絶縁性の半導体基板上に、少なくとも第１種の半
導体からなるアンドープ層と、上記第１種の半導体より
電子親和力の小さい第２種の半導体からなるアンドープ
スペーサ層と、上記第２種の半導体からなるｎ型の電子
供給層が順次積層された構造を有しており、上記第２種
の半導体からなるアンドープスペーサ層の一部が少なく
とも２箇所で断面逆三角形状にエッチングされており、
上記第２種の半導体からなるｎ型の電子供給層が、上記
アンドープスペーサ層の逆三角形状にエッチングされた
領域を埋め込むように形成されており、かつ半導体層構
造の上面に、上記逆三角形状の断面と垂直な方向に並ん
で、複数の近接して配置されたゲート電極と、該複数の
ゲート電極をはさんで対向するソース電極，及びドレイ
ン電極が配置され、上記アンドープスペーサ層中の上記
断面逆三角形状にエッチングされた領域間に挟まれた上
記電子供給層の領域内に単一電子を存在させて動作を行
わしめるものである。
は、半絶縁性の半導体基板上に、少なくとも第１種の半
導体からなるアンドープ層と、上記第１種の半導体より
電子親和力の小さい第２種の半導体からなるアンドープ
スペーサ層と、上記第２種の半導体からなるｎ型の電子
供給層が順次積層された構造を有しており、上記第２種
の半導体からなるアンドープスペーサ層の一部が少なく
とも２箇所で断面逆三角形状にエッチングされており、
上記第２種の半導体からなるｎ型の電子供給層が、上記
アンドープスペーサ層の逆三角形状にエッチングされた
領域を埋め込むように形成されており、かつ半導体層構
造の上面に、上記逆三角形状の断面と垂直な方向に並ん
で、複数の近接して配置されたゲート電極と、該複数の
ゲート電極をはさんで対向するソース電極，及びドレイ
ン電極が配置され、上記アンドープスペーサ層中の上記
断面逆三角形状にエッチングされた領域間に挟まれた上
記電子供給層の領域内に単一電子を存在させて動作を行
わしめるものである。
【００３２】またこの発明は、上記単一電子デバイスに
おいて、上記２つのゲート電極に、電子が該ゲート電極
直下をかろうじてトンネルできない程度のゲート電圧を
印加し、かつ該２つのゲート電極に高周波電圧を位相を
πだけずらして印加することにより、上記断面逆三角形
状にエッチングされた領域内の各チャネルにて、電子を
ソース電極，ドレイン電極間を一個一個シーケンシャル
に運ぶようにしたものである。
おいて、上記２つのゲート電極に、電子が該ゲート電極
直下をかろうじてトンネルできない程度のゲート電圧を
印加し、かつ該２つのゲート電極に高周波電圧を位相を
πだけずらして印加することにより、上記断面逆三角形
状にエッチングされた領域内の各チャネルにて、電子を
ソース電極，ドレイン電極間を一個一個シーケンシャル
に運ぶようにしたものである。
【００３３】またこの発明は、上記単一電子デバイスに
おいて、上記ゲート電極として、第１，第２の２対のゲ
ート電極を、その各対の両電極が上記断面逆三角形状に
エッチングされた領域により形成される複数のチャネル
のすべてにわたるよう設け、該第１，第２の両ゲート電
極に同時に電圧を印加したときにのみ、上記各々１つの
ソース電極とドレイン電極間が導通状態となるＡＮＤ論
理素子を構成したものである。
おいて、上記ゲート電極として、第１，第２の２対のゲ
ート電極を、その各対の両電極が上記断面逆三角形状に
エッチングされた領域により形成される複数のチャネル
のすべてにわたるよう設け、該第１，第２の両ゲート電
極に同時に電圧を印加したときにのみ、上記各々１つの
ソース電極とドレイン電極間が導通状態となるＡＮＤ論
理素子を構成したものである。
【００３４】またこの発明は、上記単一電子デバイスに
おいて、上記ゲート電極として、第１，第２の２対のゲ
ート電極を、その各対の両電極が上記断面逆三角形状に
エッチングされた領域により形成される複数のチャネル
の各々にわたるよう設け、該第１，第２のゲート電極の
いずれか一方，あるいは両方に電圧を印加したとき、上
記各々１つのソース電極とドレイン電極間が導通状態と
なるＯＲ論理素子を構成したものである。
おいて、上記ゲート電極として、第１，第２の２対のゲ
ート電極を、その各対の両電極が上記断面逆三角形状に
エッチングされた領域により形成される複数のチャネル
の各々にわたるよう設け、該第１，第２のゲート電極の
いずれか一方，あるいは両方に電圧を印加したとき、上
記各々１つのソース電極とドレイン電極間が導通状態と
なるＯＲ論理素子を構成したものである。
【００３５】またこの発明は、上記単一電子デバイスに
おいて、上記ゲート電極として、上記断面逆三角形状に
エッチングされた領域により形成される各チャネルに各
一対のゲート電極を配置し、上記ソース電極，及びドレ
イン電極は各々１つとして、Ｍ段階の電流値を情報単位
として転送することを可能としたものである。
おいて、上記ゲート電極として、上記断面逆三角形状に
エッチングされた領域により形成される各チャネルに各
一対のゲート電極を配置し、上記ソース電極，及びドレ
イン電極は各々１つとして、Ｍ段階の電流値を情報単位
として転送することを可能としたものである。
【００３６】またこの発明は、上記単一電子デバイスに
おいて、上記ゲート電極として、上記断面逆三角形状に
エッチングされた領域により形成される各チャネルに一
組ずつのゲート電極を配置し、各チャネルに独立したド
レイン電極を配置し、各チャネルを１ビットとした情報
転送を可能としたものである。
おいて、上記ゲート電極として、上記断面逆三角形状に
エッチングされた領域により形成される各チャネルに一
組ずつのゲート電極を配置し、各チャネルに独立したド
レイン電極を配置し、各チャネルを１ビットとした情報
転送を可能としたものである。
【００３７】またこの発明にかかる単一電子デバイス
は、半絶縁性の半絶縁性基板上に、少なくとも第１種の
半絶縁性からなるアンドープ層と、上記第１種の半導体
より電子親和力の小さい第２種の半導体からなるアンド
ープスペーサ層と、上記第２種の半導体からなるｎ型の
電子供給層が順次積層された構造を有しており、上記第
２種の半導体からなるアンドープスペーサ層の一部が、
断面逆三角形状にエッチングされ、かつ凹部の深さが長
手方向にそって周期的に変化して、エッチング深さの浅
い領域が複数箇所形成されており、上記２種の半導体か
らなるｎ型の電子供給層が凹凸の周期構造を埋め込むよ
うに形成されており、上記半導体層構造の上面に、複数
個の近接したゲート電極が、上記スペーサ層のエッチン
グ深さの浅い部分に対応して配置され、該ゲート電極を
はさんで対向する領域にソース電極と、ドレイン電極と
が配置されているものである。
は、半絶縁性の半絶縁性基板上に、少なくとも第１種の
半絶縁性からなるアンドープ層と、上記第１種の半導体
より電子親和力の小さい第２種の半導体からなるアンド
ープスペーサ層と、上記第２種の半導体からなるｎ型の
電子供給層が順次積層された構造を有しており、上記第
２種の半導体からなるアンドープスペーサ層の一部が、
断面逆三角形状にエッチングされ、かつ凹部の深さが長
手方向にそって周期的に変化して、エッチング深さの浅
い領域が複数箇所形成されており、上記２種の半導体か
らなるｎ型の電子供給層が凹凸の周期構造を埋め込むよ
うに形成されており、上記半導体層構造の上面に、複数
個の近接したゲート電極が、上記スペーサ層のエッチン
グ深さの浅い部分に対応して配置され、該ゲート電極を
はさんで対向する領域にソース電極と、ドレイン電極と
が配置されているものである。
【００３８】またこの発明は、上記単一電子デバイスに
おいて、アンドープスペーサ層の凹凸の周期構造の形状
が、三角形状の断面であるものである。
おいて、アンドープスペーサ層の凹凸の周期構造の形状
が、三角形状の断面であるものである。
【００３９】またこの発明は、上記単一電子デバイスに
おいて、アンドープスペーサ層の凹凸の周期構造の斜面
が、（１１１）Ｂ面で構成されているものである。
おいて、アンドープスペーサ層の凹凸の周期構造の斜面
が、（１１１）Ｂ面で構成されているものである。
【００４０】またこの発明は、上記単一電子デバイスに
おいて、半絶縁性のＧａＡｓ基板上に、少なくとも、第
１種の半導体よりなるアンドープＩｎＧａＡｓ層と、第
２種の半導体よりなるアンドープＡｌＧａＡｓスペーサ
層と、第２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供
給層とが順次積層された構造を有しているものである。
おいて、半絶縁性のＧａＡｓ基板上に、少なくとも、第
１種の半導体よりなるアンドープＩｎＧａＡｓ層と、第
２種の半導体よりなるアンドープＡｌＧａＡｓスペーサ
層と、第２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供
給層とが順次積層された構造を有しているものである。
【００４１】またこの発明は、上記単一電子デバイスに
おいて、半絶縁性のＧａＡｓ基板上に、少なくとも、ア
ンドープＧａＡｓ層と、第１種の半導体よりなるアンド
ープＩｎＧａＡｓ層と、第２種の半導体よりなるアンド
ープＡｌＧａＡｓスペーサ層と、第２種の半導体よりな
るｎ−ＡｌＧａＡｓ電子供給層とが順次積層された構造
を有しているものである。
おいて、半絶縁性のＧａＡｓ基板上に、少なくとも、ア
ンドープＧａＡｓ層と、第１種の半導体よりなるアンド
ープＩｎＧａＡｓ層と、第２種の半導体よりなるアンド
ープＡｌＧａＡｓスペーサ層と、第２種の半導体よりな
るｎ−ＡｌＧａＡｓ電子供給層とが順次積層された構造
を有しているものである。
【００４２】またこの発明は、上記単一電子デバイスに
おいて、半絶縁性のＩｎＰ基板上に、少なくともアンド
ープＡｌＩｎＡｓ層と、第１種の半導体であるアンドー
プＩｎＧａＡｓ層と、第２種の半導体よりなるアンドー
プＡｌＩｎＡｓスペーサ層と、第２種の半導体よりなる
ｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された構造を
有しているものである。
おいて、半絶縁性のＩｎＰ基板上に、少なくともアンド
ープＡｌＩｎＡｓ層と、第１種の半導体であるアンドー
プＩｎＧａＡｓ層と、第２種の半導体よりなるアンドー
プＡｌＩｎＡｓスペーサ層と、第２種の半導体よりなる
ｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された構造を
有しているものである。
【００４３】またこの発明は、上記請求項１８に記載の
単一電子デバイスを製造する方法であって、半絶縁性の
半導体基板上に、少なくとも第１種の半導体からなるア
ンドープ層と、上記第１種の半導体より電子親和力の小
さい第２種の半導体からなるアンドープスペーサ層が順
次積層された構造を成長する工程と、上記第２種の半導
体からなるアンドープスペーサ層の一部を、少なくとも
２箇所で断面逆三角形状にエッチングする工程と、第２
種の半導体からなるｎ型の電子供給層を、少なくとも、
上記アンドープスペーサ層の少なくとも２箇所で上記逆
三角形状にエッチングされた領域を埋め込むように形成
する工程と、上記半導体層構造の上面に、上記逆三角形
状の断面と垂直な方向に並んで、複数個の接近したゲー
ト電極と、該ゲート電極をはさんで対向するソース電極
及びドレイン電極を配置形成する工程とを含み、上記ア
ンドープスペーサ層中の上記断面逆三角形状にエッチン
グされた領域間に挟まれた上記電子供給層の領域内に単
一電子を存在させて動作を行わしめる単一電子デバイス
を製造するものである。
単一電子デバイスを製造する方法であって、半絶縁性の
半導体基板上に、少なくとも第１種の半導体からなるア
ンドープ層と、上記第１種の半導体より電子親和力の小
さい第２種の半導体からなるアンドープスペーサ層が順
次積層された構造を成長する工程と、上記第２種の半導
体からなるアンドープスペーサ層の一部を、少なくとも
２箇所で断面逆三角形状にエッチングする工程と、第２
種の半導体からなるｎ型の電子供給層を、少なくとも、
上記アンドープスペーサ層の少なくとも２箇所で上記逆
三角形状にエッチングされた領域を埋め込むように形成
する工程と、上記半導体層構造の上面に、上記逆三角形
状の断面と垂直な方向に並んで、複数個の接近したゲー
ト電極と、該ゲート電極をはさんで対向するソース電極
及びドレイン電極を配置形成する工程とを含み、上記ア
ンドープスペーサ層中の上記断面逆三角形状にエッチン
グされた領域間に挟まれた上記電子供給層の領域内に単
一電子を存在させて動作を行わしめる単一電子デバイス
を製造するものである。
【００４４】またこの発明は、上記請求項２４記載の単
一電子デバイスを製造する方法であって、半絶縁性の半
絶縁性基板上に、少なくとも第１種の半絶縁性からなる
アンドープ層と、上記第１種の半導体より電子親和力の
小さい第２種の半導体からなるアンドープスペーサ層が
順次積層された構造を成長する工程と、上記第２種の半
導体からなるアンドープスペーサ層の一部を、断面逆三
角形状に、かつその際凹部の深さが長手方向にそって周
期的に変化して、エッチング深さの浅い領域が複数箇所
形成されるようエッチングする工程と、上記第２種の半
導体からなるｎ型の電子供給層を、上記アンドープスペ
ーサ層の上記断面逆三角形状に、かつ長手方向にそって
その深さが周期的に変化し、浅い領域が複数箇所形成さ
れるよう形成された複数の凹部を埋め込むように形成す
る工程と、上記半導体層構造の上面に、複数の近接した
ゲート電極を、上記スペーサ層のエッチング深さの浅い
部分に対応して配置形成する工程と、上記複数のゲート
電極をはさんで対向する領域に、ソース電極，及びドレ
イン電極を配置形成する工程とを含むものである。
一電子デバイスを製造する方法であって、半絶縁性の半
絶縁性基板上に、少なくとも第１種の半絶縁性からなる
アンドープ層と、上記第１種の半導体より電子親和力の
小さい第２種の半導体からなるアンドープスペーサ層が
順次積層された構造を成長する工程と、上記第２種の半
導体からなるアンドープスペーサ層の一部を、断面逆三
角形状に、かつその際凹部の深さが長手方向にそって周
期的に変化して、エッチング深さの浅い領域が複数箇所
形成されるようエッチングする工程と、上記第２種の半
導体からなるｎ型の電子供給層を、上記アンドープスペ
ーサ層の上記断面逆三角形状に、かつ長手方向にそって
その深さが周期的に変化し、浅い領域が複数箇所形成さ
れるよう形成された複数の凹部を埋め込むように形成す
る工程と、上記半導体層構造の上面に、複数の近接した
ゲート電極を、上記スペーサ層のエッチング深さの浅い
部分に対応して配置形成する工程と、上記複数のゲート
電極をはさんで対向する領域に、ソース電極，及びドレ
イン電極を配置形成する工程とを含むものである。
【００４５】
【作用】この発明にかかる半導体装置においては、半絶
縁性の半導体基板上に、少なくとも第１種の半導体から
なるアンドープ層と、上記第１種の半導体より電子親和
力の小さい第２種の半導体からなるアンドープスペーサ
層と、上記第２種の半導体からなるｎ型の電子供給層が
順次積層された半導体層構造を有しており、上記第２種
の半導体からなるアンドープスペーサ層が、凹凸の周期
構造を有し、上記第２種の半導体からなるｎ型の電子供
給層が、上記凹凸の周期構造を埋め込むように形成され
ており、かつ半導体層構造の上面には複数個のショット
キー電極が、上記アンドープスペーサ層の凹凸の周期構
造の該凹凸の現れる断面と直交する方向に周期的に配置
されており、該ショットキー電極に電圧を印加すること
により、電子を上記凹凸の周期構造内に閉じ込めるとと
もに、該閉じ込めた周期構造内の隣接する電子相互間の
結合を、上記ショットキー電極への周期的な電圧の印加
により弱めたり強めたりすることにより、量子細線超格
子を構成することができる。
縁性の半導体基板上に、少なくとも第１種の半導体から
なるアンドープ層と、上記第１種の半導体より電子親和
力の小さい第２種の半導体からなるアンドープスペーサ
層と、上記第２種の半導体からなるｎ型の電子供給層が
順次積層された半導体層構造を有しており、上記第２種
の半導体からなるアンドープスペーサ層が、凹凸の周期
構造を有し、上記第２種の半導体からなるｎ型の電子供
給層が、上記凹凸の周期構造を埋め込むように形成され
ており、かつ半導体層構造の上面には複数個のショット
キー電極が、上記アンドープスペーサ層の凹凸の周期構
造の該凹凸の現れる断面と直交する方向に周期的に配置
されており、該ショットキー電極に電圧を印加すること
により、電子を上記凹凸の周期構造内に閉じ込めるとと
もに、該閉じ込めた周期構造内の隣接する電子相互間の
結合を、上記ショットキー電極への周期的な電圧の印加
により弱めたり強めたりすることにより、量子細線超格
子を構成することができる。
【００４６】またこの発明においては、上記半導体装置
において、上記半導体基板がＧａＡｓ基板であり、上記
第１種の半導体がＧａＡｓであり、上記第２種の半導体
がＡｌＧａＡｓであるものとしたので、上記量子細線超
格子を実現することができる。
において、上記半導体基板がＧａＡｓ基板であり、上記
第１種の半導体がＧａＡｓであり、上記第２種の半導体
がＡｌＧａＡｓであるものとしたので、上記量子細線超
格子を実現することができる。
【００４７】またこの発明においては、上記半導体装置
において、上記半導体基板がＧａＡｓ基板であり、上記
半導体層構造は、少なくとも、Ｉｎを添加した第１種の
半導体よりなるアンドープＩｎＧａＡｓ層と、第２種の
半導体よりなるアンドープＡｌＧａＡｓスペーサ層と、
第２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層と
が順次積層された構造であるものとしたので、量子細線
超格子を実現することができる。
において、上記半導体基板がＧａＡｓ基板であり、上記
半導体層構造は、少なくとも、Ｉｎを添加した第１種の
半導体よりなるアンドープＩｎＧａＡｓ層と、第２種の
半導体よりなるアンドープＡｌＧａＡｓスペーサ層と、
第２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層と
が順次積層された構造であるものとしたので、量子細線
超格子を実現することができる。
【００４８】またこの発明においては、上記半導体装置
において、上記半導体基板がＧａＡｓ基板であり、上記
半導体層構造は、少なくとも、アンドープＧａＡｓ層
と、Ｉｎを添加した第１種の半導体よりなるアンドープ
ＩｎＧａＡｓ層と、第２種の半導体よりなるアンドープ
ＡｌＧａＡｓスペーサ層と、第２種の半導体よりなるｎ
−ＡｌＧａＡｓ電子供給層とが順次積層された構造であ
るものとしたので、量子細線超格子を実現することがで
きる。
において、上記半導体基板がＧａＡｓ基板であり、上記
半導体層構造は、少なくとも、アンドープＧａＡｓ層
と、Ｉｎを添加した第１種の半導体よりなるアンドープ
ＩｎＧａＡｓ層と、第２種の半導体よりなるアンドープ
ＡｌＧａＡｓスペーサ層と、第２種の半導体よりなるｎ
−ＡｌＧａＡｓ電子供給層とが順次積層された構造であ
るものとしたので、量子細線超格子を実現することがで
きる。
【００４９】またこの発明においては、上記半導体装置
において、上記半導体基板がＩｎＰ基板であり、上記第
１種の半導体がＩｎＧａＡｓであり、上記第２種の半導
体がＡｌＩｎＡｓであるものとしたので、量子細線超格
子を実現することができる。
において、上記半導体基板がＩｎＰ基板であり、上記第
１種の半導体がＩｎＧａＡｓであり、上記第２種の半導
体がＡｌＩｎＡｓであるものとしたので、量子細線超格
子を実現することができる。
【００５０】またこの発明においては、上記半導体装置
において、上記半導体基板がＩｎＰ基板であり、上記半
導体層構造は、少なくとも、第１種の半導体よりなるア
ンドープＩｎＧａＡｓ層と、第２種の半導体よりなるア
ンドープＡｌＩｎＡｓスペーサ層と、第２種の半導体よ
りなるｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された
構造であるものとしたので、量子細線超格子を実現する
ことができる。
において、上記半導体基板がＩｎＰ基板であり、上記半
導体層構造は、少なくとも、第１種の半導体よりなるア
ンドープＩｎＧａＡｓ層と、第２種の半導体よりなるア
ンドープＡｌＩｎＡｓスペーサ層と、第２種の半導体よ
りなるｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された
構造であるものとしたので、量子細線超格子を実現する
ことができる。
【００５１】またこの発明においては、上記半導体装置
において、上記半導体基板がＩｎＰ基板であり、上記半
導体層構造は、少なくとも、アンドープＡｌＩｎＡｓ層
と、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＩｎＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ
電子供給層とが順次積層された構造であるものとしたの
で、量子細線超格子を実現することができる。
において、上記半導体基板がＩｎＰ基板であり、上記半
導体層構造は、少なくとも、アンドープＡｌＩｎＡｓ層
と、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＩｎＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ
電子供給層とが順次積層された構造であるものとしたの
で、量子細線超格子を実現することができる。
【００５２】またこの発明においては、上記半導体装置
において、上記半導体基板がＩｎＰ基板であり、上記半
導体層構造は、少なくとも、アンドープＡｌＩｎＡｓ層
と、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＩｎＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ
電子供給層と、アンドープＡｌＩｎＡｓキャップ層とが
順次積層された構造を有しているものとしたので、量子
細線超格子を実現することができる。
において、上記半導体基板がＩｎＰ基板であり、上記半
導体層構造は、少なくとも、アンドープＡｌＩｎＡｓ層
と、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＩｎＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ
電子供給層と、アンドープＡｌＩｎＡｓキャップ層とが
順次積層された構造を有しているものとしたので、量子
細線超格子を実現することができる。
【００５３】またこの発明においては、上記半導体装置
において、上記アンドープスペーサ層の凹凸の周期構造
の形状が、三角形状の断面であるものとしたので、量子
細線超格子を実現することができる。
において、上記アンドープスペーサ層の凹凸の周期構造
の形状が、三角形状の断面であるものとしたので、量子
細線超格子を実現することができる。
【００５４】またこの発明においては、上記半導体装置
において、上記アンドープスペーサ層の凹凸の周期構造
の斜面が、（１１１）Ｂ面で構成されているものとした
ので、量子細線超格子を実現することができる。
において、上記アンドープスペーサ層の凹凸の周期構造
の斜面が、（１１１）Ｂ面で構成されているものとした
ので、量子細線超格子を実現することができる。
【００５５】またこの発明においては、上記半導体装置
において、記アンドープスペーサ層がもつ凹凸の周期構
造は、その凹部の深さが長手方向にそって周期的に変化
しているものとしたので、量子細線超格子を実現するこ
とができる。
において、記アンドープスペーサ層がもつ凹凸の周期構
造は、その凹部の深さが長手方向にそって周期的に変化
しているものとしたので、量子細線超格子を実現するこ
とができる。
【００５６】またこの発明においては、上記請求項１記
載の半導体装置を製造する方法であって、半絶縁性の半
導体基板上に、少なくとも第１種の半導体からなるアン
ドープ層と、上記第１種の半導体より電子親和力の小さ
い第２種の半導体からなるアンドープスペーサ層が順次
積層された構造を成長する工程と、上記第２種の半導体
からなるアンドープスペーサ層を、凹凸の周期構造を有
するよう加工する工程と、第２種の半導体からなるｎ型
の電子供給層を、上記アンドープスペーサ層の凹凸の周
期構造を埋め込むように形成する工程と、上記半導体層
構造の上面に複数個のショットキー電極を、上記アンド
ープスペーサ層の凹凸の周期構造と直交する方向に周期
的に配置形成する工程とを備えたものとしたので、量子
細線超格子を構成する半導体装置を製造することができ
る。
載の半導体装置を製造する方法であって、半絶縁性の半
導体基板上に、少なくとも第１種の半導体からなるアン
ドープ層と、上記第１種の半導体より電子親和力の小さ
い第２種の半導体からなるアンドープスペーサ層が順次
積層された構造を成長する工程と、上記第２種の半導体
からなるアンドープスペーサ層を、凹凸の周期構造を有
するよう加工する工程と、第２種の半導体からなるｎ型
の電子供給層を、上記アンドープスペーサ層の凹凸の周
期構造を埋め込むように形成する工程と、上記半導体層
構造の上面に複数個のショットキー電極を、上記アンド
ープスペーサ層の凹凸の周期構造と直交する方向に周期
的に配置形成する工程とを備えたものとしたので、量子
細線超格子を構成する半導体装置を製造することができ
る。
【００５７】またこの発明においては、上記半導体装置
の製造方法において、上記第２種の半導体からなるアン
ドープスペーサ層を、凹凸の周期構造を有するよう加工
する工程を、上記成長した第２種半導体からなるアンド
ープスペーサ層に対し、上記第２種の半導体をエッチン
グするエッチングガスと、Ｖ族ガスと、水素ガスとを同
時に供給した雰囲気下で、４５０℃以下の温度で表面ク
リーニングした後，上記第２種の半導体をエッチングす
るエッチングガスと、Ｖ族ガスと、水素ガスとを同時に
供給した雰囲気下で、４５０℃以上の温度でガスエッチ
ングして行うものとしたので、上記アンドープスペーサ
層のガスエッチングにより上記凹凸の周期構造を高精度
に形成できる。
の製造方法において、上記第２種の半導体からなるアン
ドープスペーサ層を、凹凸の周期構造を有するよう加工
する工程を、上記成長した第２種半導体からなるアンド
ープスペーサ層に対し、上記第２種の半導体をエッチン
グするエッチングガスと、Ｖ族ガスと、水素ガスとを同
時に供給した雰囲気下で、４５０℃以下の温度で表面ク
リーニングした後，上記第２種の半導体をエッチングす
るエッチングガスと、Ｖ族ガスと、水素ガスとを同時に
供給した雰囲気下で、４５０℃以上の温度でガスエッチ
ングして行うものとしたので、上記アンドープスペーサ
層のガスエッチングにより上記凹凸の周期構造を高精度
に形成できる。
【００５８】またこの発明においては、上記半導体装置
の製造方法において、上記第２種半導体アンドープスペ
ーサ層であるＡｌＧａＡｓ層上に、該ＡｌＧａＡｓ層を
積層する工程に連続してＧａＡｓキャップ層を形成する
工程をさらに含み、上記第２種半導体アンドープスペー
サ層を、凹凸の周期構造を有するよう加工する工程を、
上記ＧａＡｓキャップ層に対し、上記ＡｌＧａＡｓをエ
ッチングするエッチンガスと、Ｖ族ガスと、水素ガスと
を同時に供給した雰囲気下で、４５０℃以下の温度で表
面クリーニングした後，ＧａＡｓ，及びＡｌＧａＡｓを
エッチングするエッチングガスと、Ｖ族ガスと、水素ガ
スとを同時に供給した雰囲気下で、上記ＧａＡｓキャッ
プ層，及び第２種半導体アンドープスペーサ層を、４５
０℃以上の温度でガスエッチングして行うものとしたの
で、上記アンドープスペーサ層のガスエッチングにより
上記凹凸の周期構造を高精度に形成できる。
の製造方法において、上記第２種半導体アンドープスペ
ーサ層であるＡｌＧａＡｓ層上に、該ＡｌＧａＡｓ層を
積層する工程に連続してＧａＡｓキャップ層を形成する
工程をさらに含み、上記第２種半導体アンドープスペー
サ層を、凹凸の周期構造を有するよう加工する工程を、
上記ＧａＡｓキャップ層に対し、上記ＡｌＧａＡｓをエ
ッチングするエッチンガスと、Ｖ族ガスと、水素ガスと
を同時に供給した雰囲気下で、４５０℃以下の温度で表
面クリーニングした後，ＧａＡｓ，及びＡｌＧａＡｓを
エッチングするエッチングガスと、Ｖ族ガスと、水素ガ
スとを同時に供給した雰囲気下で、上記ＧａＡｓキャッ
プ層，及び第２種半導体アンドープスペーサ層を、４５
０℃以上の温度でガスエッチングして行うものとしたの
で、上記アンドープスペーサ層のガスエッチングにより
上記凹凸の周期構造を高精度に形成できる。
【００５９】またこの発明においては、上記半導体装置
の製造方法において、上記第２種の半導体であるＧａＡ
ｓ，又はＡｌＩｎＡｓをエッチングするエッチングガス
として、塩素を含むガス、臭素を含むガス、ヨウ素を含
むガスのいずれかを用いるものとしたので、上記アンド
ープスペーサ層のガスエッチングにより上記凹凸の周期
構造を高精度に形成できる。
の製造方法において、上記第２種の半導体であるＧａＡ
ｓ，又はＡｌＩｎＡｓをエッチングするエッチングガス
として、塩素を含むガス、臭素を含むガス、ヨウ素を含
むガスのいずれかを用いるものとしたので、上記アンド
ープスペーサ層のガスエッチングにより上記凹凸の周期
構造を高精度に形成できる。
【００６０】またこの発明においては、上記半導体装置
の製造方法において、上記第２種の半導体であるＡｌＧ
ａＡｓ，及び上記ＧａＡｓキャップ層をエッチングする
エッチングガスとして、塩素を含むガス、臭素を含むガ
ス、ヨウ素を含むガスのいずれかを用いるものとしたの
で、上記アンドープスペーサ層のガスエッチングにより
上記凹凸の周期構造を高精度に形成できる。
の製造方法において、上記第２種の半導体であるＡｌＧ
ａＡｓ，及び上記ＧａＡｓキャップ層をエッチングする
エッチングガスとして、塩素を含むガス、臭素を含むガ
ス、ヨウ素を含むガスのいずれかを用いるものとしたの
で、上記アンドープスペーサ層のガスエッチングにより
上記凹凸の周期構造を高精度に形成できる。
【００６１】またこの発明においては、上記半導体装置
の製造方法において、上記ガスエッチングにより上記ス
ペーサ層の凹凸の周期構造の形成を行った後、同一チャ
ンバ内，あるいは該チャンバと結合した成長チャンバ内
において、引きつづき上記電子供給層の成長を行うもの
としたので、上記スペーサ層，及び電子供給層の形成
を、簡易に行うことができる。
の製造方法において、上記ガスエッチングにより上記ス
ペーサ層の凹凸の周期構造の形成を行った後、同一チャ
ンバ内，あるいは該チャンバと結合した成長チャンバ内
において、引きつづき上記電子供給層の成長を行うもの
としたので、上記スペーサ層，及び電子供給層の形成
を、簡易に行うことができる。
【００６２】またこの発明にかかる単一電子デバイスに
おいては、半絶縁性の半導体基板上に、少なくとも第１
種の半導体からなるアンドープ層と、上記第１種の半導
体より電子親和力の小さい第２種の半導体からなるアン
ドープスペーサ層と、上記第２種の半導体からなるｎ型
の電子供給層が順次積層された構造を有しており、上記
第２種の半導体からなるアンドープスペーサ層の一部が
少なくとも２箇所で断面逆三角形状にエッチングされて
おり、上記第２種の半導体からなるｎ型の電子供給層
が、上記アンドープスペーサ層の逆三角形状にエッチン
グされた領域を埋め込むように形成されており、かつ半
導体層構造の上面に、上記逆三角形状の断面と垂直な方
向に並んで、複数の近接して配置されたゲート電極と、
該複数のゲート電極をはさんで対向するソース電極，及
びドレイン電極が配置され、上記アンドープスペーサ層
中の上記断面逆三角形状にエッチングされた領域間に挟
まれた上記電子供給層の領域内に単一電子を存在させて
動作を行わしめるものとしたので、単一電子デバイスを
構成することができる。
おいては、半絶縁性の半導体基板上に、少なくとも第１
種の半導体からなるアンドープ層と、上記第１種の半導
体より電子親和力の小さい第２種の半導体からなるアン
ドープスペーサ層と、上記第２種の半導体からなるｎ型
の電子供給層が順次積層された構造を有しており、上記
第２種の半導体からなるアンドープスペーサ層の一部が
少なくとも２箇所で断面逆三角形状にエッチングされて
おり、上記第２種の半導体からなるｎ型の電子供給層
が、上記アンドープスペーサ層の逆三角形状にエッチン
グされた領域を埋め込むように形成されており、かつ半
導体層構造の上面に、上記逆三角形状の断面と垂直な方
向に並んで、複数の近接して配置されたゲート電極と、
該複数のゲート電極をはさんで対向するソース電極，及
びドレイン電極が配置され、上記アンドープスペーサ層
中の上記断面逆三角形状にエッチングされた領域間に挟
まれた上記電子供給層の領域内に単一電子を存在させて
動作を行わしめるものとしたので、単一電子デバイスを
構成することができる。
【００６３】またこの発明においては、上記単一電子デ
バイスにおいて、上記２つのゲート電極に、電子が該ゲ
ート電極直下をかろうじてトンネルできない程度のゲー
ト電圧を印加し、かつ該２つのゲート電極に高周波電圧
を位相をπだけずらして印加することにより、上記断面
逆三角形状にエッチングされた領域内の各チャネルに
て、電子をソース電極，ドレイン電極間を一個一個シー
ケンシャルに運ぶようにしたので、単一電子デバイスを
構成することができる。
バイスにおいて、上記２つのゲート電極に、電子が該ゲ
ート電極直下をかろうじてトンネルできない程度のゲー
ト電圧を印加し、かつ該２つのゲート電極に高周波電圧
を位相をπだけずらして印加することにより、上記断面
逆三角形状にエッチングされた領域内の各チャネルに
て、電子をソース電極，ドレイン電極間を一個一個シー
ケンシャルに運ぶようにしたので、単一電子デバイスを
構成することができる。
【００６４】またこの発明においては、上記単一電子デ
バイスにおいて、上記ゲート電極として、第１，第２の
２対のゲート電極を、その各対の両電極が上記断面逆三
角形状にエッチングされた領域により形成される複数の
チャネルのすべてにわたるよう設け、該第１，第２の両
ゲート電極に同時に電圧を印加したときにのみ、上記各
々１つのソース電極とドレイン電極間が導通状態となる
ＡＮＤ論理素子を構成したので、単一電子デバイスによ
りＡＮＤ論理素子を構成できる。
バイスにおいて、上記ゲート電極として、第１，第２の
２対のゲート電極を、その各対の両電極が上記断面逆三
角形状にエッチングされた領域により形成される複数の
チャネルのすべてにわたるよう設け、該第１，第２の両
ゲート電極に同時に電圧を印加したときにのみ、上記各
々１つのソース電極とドレイン電極間が導通状態となる
ＡＮＤ論理素子を構成したので、単一電子デバイスによ
りＡＮＤ論理素子を構成できる。
【００６５】またこの発明においては、上記単一電子デ
バイスにおいて、上記ゲート電極として、第１，第２の
２対のゲート電極を、その各対の両電極が上記断面逆三
角形状にエッチングされた領域により形成される複数の
チャネルの各々にわたるよう設け、該第１，第２のゲー
ト電極のいずれか一方，あるいは両方に電圧を印加した
とき、上記各々１つのソース電極とドレイン電極間が導
通状態となるＯＲ論理素子を構成したので、単一電子デ
バイスによりＯＲ論理素子を構成できる。
バイスにおいて、上記ゲート電極として、第１，第２の
２対のゲート電極を、その各対の両電極が上記断面逆三
角形状にエッチングされた領域により形成される複数の
チャネルの各々にわたるよう設け、該第１，第２のゲー
ト電極のいずれか一方，あるいは両方に電圧を印加した
とき、上記各々１つのソース電極とドレイン電極間が導
通状態となるＯＲ論理素子を構成したので、単一電子デ
バイスによりＯＲ論理素子を構成できる。
【００６６】またこの発明においては、上記単一電子デ
バイスにおいて、上記ゲート電極として、上記断面逆三
角形状にエッチングされた領域により形成される各チャ
ネルに各一対のゲート電極を配置し、上記ソース電極，
及びドレイン電極は各々１つとして、Ｍ段階の電流値を
情報単位として転送することを可能としたので、単一電
子デバイスにより、Ｍ値の素子を構成することができ
る。
バイスにおいて、上記ゲート電極として、上記断面逆三
角形状にエッチングされた領域により形成される各チャ
ネルに各一対のゲート電極を配置し、上記ソース電極，
及びドレイン電極は各々１つとして、Ｍ段階の電流値を
情報単位として転送することを可能としたので、単一電
子デバイスにより、Ｍ値の素子を構成することができ
る。
【００６７】またこの発明においては、上記単一電子デ
バイスにおいて、上記ゲート電極として、上記断面逆三
角形状にエッチングされた領域により形成される各チャ
ネルに一組ずつのゲート電極を配置し、各チャネルに独
立したドレイン電極を配置し、各チャネルを１ビットと
した情報転送を可能としたので、多ビットの情報転送素
子を構成することができる。
バイスにおいて、上記ゲート電極として、上記断面逆三
角形状にエッチングされた領域により形成される各チャ
ネルに一組ずつのゲート電極を配置し、各チャネルに独
立したドレイン電極を配置し、各チャネルを１ビットと
した情報転送を可能としたので、多ビットの情報転送素
子を構成することができる。
【００６８】またこの発明にかかる単一電子デバイスに
おいては、半絶縁性の半絶縁性基板上に、少なくとも第
１種の半絶縁性からなるアンドープ層と、上記第１種の
半導体より電子親和力の小さい第２種の半導体からなる
アンドープスペーサ層と、上記第２種の半導体からなる
ｎ型の電子供給層が順次積層された構造を有しており、
上記第２種の半導体からなるアンドープスペーサ層の一
部が、断面逆三角形状にエッチングされ、かつ凹部の深
さが長手方向にそって周期的に変化して、エッチング深
さの浅い領域が複数箇所形成されており、上記２種の半
導体からなるｎ型の電子供給層が凹凸の周期構造を埋め
込むように形成されており、上記半導体層構造の上面
に、複数個の近接したゲート電極が、上記スペーサ層の
エッチング深さの浅い部分に対応して配置され、該ゲー
ト電極をはさんで対向する領域にソース電極と、ドレイ
ン電極とが配置されているものとしたので、単一電子デ
バイスを構成することができる。
おいては、半絶縁性の半絶縁性基板上に、少なくとも第
１種の半絶縁性からなるアンドープ層と、上記第１種の
半導体より電子親和力の小さい第２種の半導体からなる
アンドープスペーサ層と、上記第２種の半導体からなる
ｎ型の電子供給層が順次積層された構造を有しており、
上記第２種の半導体からなるアンドープスペーサ層の一
部が、断面逆三角形状にエッチングされ、かつ凹部の深
さが長手方向にそって周期的に変化して、エッチング深
さの浅い領域が複数箇所形成されており、上記２種の半
導体からなるｎ型の電子供給層が凹凸の周期構造を埋め
込むように形成されており、上記半導体層構造の上面
に、複数個の近接したゲート電極が、上記スペーサ層の
エッチング深さの浅い部分に対応して配置され、該ゲー
ト電極をはさんで対向する領域にソース電極と、ドレイ
ン電極とが配置されているものとしたので、単一電子デ
バイスを構成することができる。
【００６９】またこの発明においては、上記単一電子デ
バイスにおいて、アンドープスペーサ層の凹凸の周期構
造の形状が、三角形状の断面であるものとしたので、単
一電子デバイスを構成できる。
バイスにおいて、アンドープスペーサ層の凹凸の周期構
造の形状が、三角形状の断面であるものとしたので、単
一電子デバイスを構成できる。
【００７０】またこの発明においては、上記単一電子デ
バイスにおいて、アンドープスペーサ層の凹凸の周期構
造の斜面が、（１１１）Ｂ面で構成されているものとし
たので、単一電子デバイスを実現することができる。
バイスにおいて、アンドープスペーサ層の凹凸の周期構
造の斜面が、（１１１）Ｂ面で構成されているものとし
たので、単一電子デバイスを実現することができる。
【００７１】またこの発明においては、上記単一電子デ
バイスにおいて、半絶縁性のＧａＡｓ基板上に、少なく
とも、第１種の半導体よりなるアンドープＩｎＧａＡｓ
層と、第２種の半導体よりなるアンドープＡｌＧａＡｓ
スペーサ層と、第２種の半導体よりなるｎ−ＡｌＧａＡ
ｓ電子供給層とが順次積層された構造を有しているもの
としたので、単一電子デバイスを実現することができ
る。
バイスにおいて、半絶縁性のＧａＡｓ基板上に、少なく
とも、第１種の半導体よりなるアンドープＩｎＧａＡｓ
層と、第２種の半導体よりなるアンドープＡｌＧａＡｓ
スペーサ層と、第２種の半導体よりなるｎ−ＡｌＧａＡ
ｓ電子供給層とが順次積層された構造を有しているもの
としたので、単一電子デバイスを実現することができ
る。
【００７２】またこの発明においては、上記単一電子デ
バイスにおいて、半絶縁性のＧａＡｓ基板上に、少なく
とも、アンドープＧａＡｓ層と、第１種の半導体よりな
るアンドープＩｎＧａＡｓ層と、第２種の半導体よりな
るアンドープＡｌＧａＡｓスペーサ層と、第２種の半導
体よりなるｎ−ＡｌＧａＡｓ電子供給層とが順次積層さ
れた構造を有しているものとしたので、単一電子デバイ
スを実現することができる。
バイスにおいて、半絶縁性のＧａＡｓ基板上に、少なく
とも、アンドープＧａＡｓ層と、第１種の半導体よりな
るアンドープＩｎＧａＡｓ層と、第２種の半導体よりな
るアンドープＡｌＧａＡｓスペーサ層と、第２種の半導
体よりなるｎ−ＡｌＧａＡｓ電子供給層とが順次積層さ
れた構造を有しているものとしたので、単一電子デバイ
スを実現することができる。
【００７３】またこの発明においては、上記単一電子デ
バイスにおいて、半絶縁性のＩｎＰ基板上に、少なくと
もアンドープＡｌＩｎＡｓ層と、第１種の半導体である
アンドープＩｎＧａＡｓ層と、第２種の半導体よりなる
アンドープＡｌＩｎＡｓスペーサ層と、第２種の半導体
よりなるｎ−ＡｌＩｎＡｓ電子供給層とが順次積層され
た構造を有しているものとしたので、単一電子デバイス
を実現することができる。
バイスにおいて、半絶縁性のＩｎＰ基板上に、少なくと
もアンドープＡｌＩｎＡｓ層と、第１種の半導体である
アンドープＩｎＧａＡｓ層と、第２種の半導体よりなる
アンドープＡｌＩｎＡｓスペーサ層と、第２種の半導体
よりなるｎ−ＡｌＩｎＡｓ電子供給層とが順次積層され
た構造を有しているものとしたので、単一電子デバイス
を実現することができる。
【００７４】またこの発明においては、上記請求項１８
に記載の単一電子デバイスを製造する方法であって、半
絶縁性の半導体基板上に、少なくとも第１種の半導体か
らなるアンドープ層と、上記第１種の半導体より電子親
和力の小さい第２種の半導体からなるアンドープスペー
サ層が順次積層された構造を成長する工程と、上記第２
種の半導体からなるアンドープスペーサ層の一部を、少
なくとも２箇所で断面逆三角形状にエッチングする工程
と、第２種の半導体からなるｎ型の電子供給層を、少な
くとも、上記アンドープスペーサ層の少なくとも２箇所
で上記逆三角形状にエッチングされた領域を埋め込むよ
うに形成する工程と、上記半導体層構造の上面に、上記
逆三角形状の断面と垂直な方向に並んで、複数個の接近
したゲート電極と、該ゲート電極をはさんで対向するソ
ース電極及びドレイン電極を配置形成する工程とを含
み、上記アンドープスペーサ層中の上記断面逆三角形状
にエッチングされた領域間に挟まれた上記電子供給層の
領域内に単一電子を存在させて動作を行わしめる単一電
子デバイスを製造するものとしたので、上記請求項１６
に記載の単一電子デバイスを製造することができる。
に記載の単一電子デバイスを製造する方法であって、半
絶縁性の半導体基板上に、少なくとも第１種の半導体か
らなるアンドープ層と、上記第１種の半導体より電子親
和力の小さい第２種の半導体からなるアンドープスペー
サ層が順次積層された構造を成長する工程と、上記第２
種の半導体からなるアンドープスペーサ層の一部を、少
なくとも２箇所で断面逆三角形状にエッチングする工程
と、第２種の半導体からなるｎ型の電子供給層を、少な
くとも、上記アンドープスペーサ層の少なくとも２箇所
で上記逆三角形状にエッチングされた領域を埋め込むよ
うに形成する工程と、上記半導体層構造の上面に、上記
逆三角形状の断面と垂直な方向に並んで、複数個の接近
したゲート電極と、該ゲート電極をはさんで対向するソ
ース電極及びドレイン電極を配置形成する工程とを含
み、上記アンドープスペーサ層中の上記断面逆三角形状
にエッチングされた領域間に挟まれた上記電子供給層の
領域内に単一電子を存在させて動作を行わしめる単一電
子デバイスを製造するものとしたので、上記請求項１６
に記載の単一電子デバイスを製造することができる。
【００７５】またこの発明においては、上記請求項２４
記載の単一電子デバイスを製造する方法であって、半絶
縁性の半絶縁性基板上に、少なくとも第１種の半絶縁性
からなるアンドープ層と、上記第１種の半導体より電子
親和力の小さい第２種の半導体からなるアンドープスペ
ーサ層が順次積層された構造を成長する工程と、上記第
２種の半導体からなるアンドープスペーサ層の一部を、
断面逆三角形状に、かつその際凹部の深さが長手方向に
そって周期的に変化して、エッチング深さの浅い領域が
複数箇所形成されるようエッチングする工程と、上記第
２種の半導体からなるｎ型の電子供給層を、上記アンド
ープスペーサ層の上記断面逆三角形状に、かつ長手方向
にそってその深さが周期的に変化し、浅い領域が複数箇
所形成されるよう形成された複数の凹部を埋め込むよう
に形成する工程と、上記半導体層構造の上面に、複数の
近接したゲート電極を、上記スペーサ層のエッチング深
さの浅い部分に対応して配置形成する工程と、上記複数
のゲート電極をはさんで対向する領域に、ソース電極，
及びドレイン電極を配置形成する工程とを含むものとし
たので、請求項２４記載の単一電子デバイスを製造する
ことができる。
記載の単一電子デバイスを製造する方法であって、半絶
縁性の半絶縁性基板上に、少なくとも第１種の半絶縁性
からなるアンドープ層と、上記第１種の半導体より電子
親和力の小さい第２種の半導体からなるアンドープスペ
ーサ層が順次積層された構造を成長する工程と、上記第
２種の半導体からなるアンドープスペーサ層の一部を、
断面逆三角形状に、かつその際凹部の深さが長手方向に
そって周期的に変化して、エッチング深さの浅い領域が
複数箇所形成されるようエッチングする工程と、上記第
２種の半導体からなるｎ型の電子供給層を、上記アンド
ープスペーサ層の上記断面逆三角形状に、かつ長手方向
にそってその深さが周期的に変化し、浅い領域が複数箇
所形成されるよう形成された複数の凹部を埋め込むよう
に形成する工程と、上記半導体層構造の上面に、複数の
近接したゲート電極を、上記スペーサ層のエッチング深
さの浅い部分に対応して配置形成する工程と、上記複数
のゲート電極をはさんで対向する領域に、ソース電極，
及びドレイン電極を配置形成する工程とを含むものとし
たので、請求項２４記載の単一電子デバイスを製造する
ことができる。
【００７６】
実施例１．図１はこの発明の第１の実施例による量子細
線超格子を有する半導体装置の構造を示す斜視図であ
る。図において、１は半絶縁性ＧａＡｓ基板、２は該半
絶縁性ＧａＡｓ基板１上に配置された、第１の半導体で
あるＧａＡｓよりなる，アンドープＧａＡｓ層、３は該
アンドープＧａＡｓ層２上に配置された、第１の半導体
であるＧａＡｓより電子親和力の小さい第２の半導体で
あるＡｌＧａＡｓよりなる，アンドープＡｌ0.3 Ｇａ0.
3 Ａｓスペーサ層であり、このアンドープＡｌＧａＡｓ
スペーサ層３はその表面に周期２５ｎｍの凹凸周期構造
３０を有している。ここで、スペーサ層３の厚みは凹部
で１０ｎｍ，凸部で４５ｎｍである。また、４は該アン
ドープＡｌＧａＡｓスペーサ層３の凹凸周期構造３０を
埋め込むように配置された、同じく第２の半導体である
ＡｌＧａＡｓよりなる，ｎ−Ａｌ0.3 Ｇａ0.7 Ａｓ電子
供給層であり、該電子供給層４は、上記スペーサ層３
と、電子供給層４との厚みの合計が９０ｎｍとなるよう
に形成されている。５は該ｎ−ＡｌＧａＡｓ電子供給層
４上に配置されたｎ−ＧａＡｓコンタクト層、６は該ｎ
−ＧａＡｓ層５上に上記凹凸周期構造３０の該凹凸の現
れる断面と直交する方向に周期的に配置された、Ｔｉ／
Ｐｔ／Ａｕよりなるショットキー電極であり、該ショッ
トキー電極６の幅は２５ｎｍ，その間隔も２５ｎｍであ
り、即ち５０ｎｍ周期で形成されている。７は上記アン
ドープＧａＡｓ層２中の、上記アンドープＡｌＧａＡｓ
スペーサ層４の凹凸周期構造３０の凹凸の下端に対応す
る位置にそれぞれ形成された電子蓄積領域である。
線超格子を有する半導体装置の構造を示す斜視図であ
る。図において、１は半絶縁性ＧａＡｓ基板、２は該半
絶縁性ＧａＡｓ基板１上に配置された、第１の半導体で
あるＧａＡｓよりなる，アンドープＧａＡｓ層、３は該
アンドープＧａＡｓ層２上に配置された、第１の半導体
であるＧａＡｓより電子親和力の小さい第２の半導体で
あるＡｌＧａＡｓよりなる，アンドープＡｌ0.3 Ｇａ0.
3 Ａｓスペーサ層であり、このアンドープＡｌＧａＡｓ
スペーサ層３はその表面に周期２５ｎｍの凹凸周期構造
３０を有している。ここで、スペーサ層３の厚みは凹部
で１０ｎｍ，凸部で４５ｎｍである。また、４は該アン
ドープＡｌＧａＡｓスペーサ層３の凹凸周期構造３０を
埋め込むように配置された、同じく第２の半導体である
ＡｌＧａＡｓよりなる，ｎ−Ａｌ0.3 Ｇａ0.7 Ａｓ電子
供給層であり、該電子供給層４は、上記スペーサ層３
と、電子供給層４との厚みの合計が９０ｎｍとなるよう
に形成されている。５は該ｎ−ＡｌＧａＡｓ電子供給層
４上に配置されたｎ−ＧａＡｓコンタクト層、６は該ｎ
−ＧａＡｓ層５上に上記凹凸周期構造３０の該凹凸の現
れる断面と直交する方向に周期的に配置された、Ｔｉ／
Ｐｔ／Ａｕよりなるショットキー電極であり、該ショッ
トキー電極６の幅は２５ｎｍ，その間隔も２５ｎｍであ
り、即ち５０ｎｍ周期で形成されている。７は上記アン
ドープＧａＡｓ層２中の、上記アンドープＡｌＧａＡｓ
スペーサ層４の凹凸周期構造３０の凹凸の下端に対応す
る位置にそれぞれ形成された電子蓄積領域である。
【００７７】この発明の発明者がこれまでに開示してき
たように、ＨＥＭＴ（High Electron Mobility Transis
tor ）構造の電界効果型半導体装置において、スペーサ
層に少なくとも凹部の形状が逆三角断面をもつような凹
凸の周期構造を導入することにより、電子蓄積層の幅が
充分に狭い、良質な量子細線構造が得られることが確認
されている（特開平４−１９９５１９号）。
たように、ＨＥＭＴ（High Electron Mobility Transis
tor ）構造の電界効果型半導体装置において、スペーサ
層に少なくとも凹部の形状が逆三角断面をもつような凹
凸の周期構造を導入することにより、電子蓄積層の幅が
充分に狭い、良質な量子細線構造が得られることが確認
されている（特開平４−１９９５１９号）。
【００７８】図２(a) ，(b) ，(c) は、スペーサ層３に
（１１１）Ｂ面で構成された三角形形状の凹凸の周期構
造を導入した場合について、それぞれその構造、ポテン
シャルエネルギーの空間分布、電子濃度の空間分布を示
した図である。このシミュレーション結果は、シュレデ
ィンガー方程式と、ポアソン方程式を自己無撞着に解く
ことによって得られた。図２(c) に示すとおり、ほとん
ど全ての電子が２０ｎｍの幅の領域に閉じ込められてい
ることがわかる。本発明の第１の実施例による量子細線
超格子構造は、上述のようなスペーサ層３に凹凸の周期
構造３０を導入したヘテロ構造の半導体エピタキシャル
成長層２，３，４，５に、図１に示すとおり、凹凸の周
期構造３０と直交する方向に、ショットキー電極６を周
期的に配置して構成したものである。
（１１１）Ｂ面で構成された三角形形状の凹凸の周期構
造を導入した場合について、それぞれその構造、ポテン
シャルエネルギーの空間分布、電子濃度の空間分布を示
した図である。このシミュレーション結果は、シュレデ
ィンガー方程式と、ポアソン方程式を自己無撞着に解く
ことによって得られた。図２(c) に示すとおり、ほとん
ど全ての電子が２０ｎｍの幅の領域に閉じ込められてい
ることがわかる。本発明の第１の実施例による量子細線
超格子構造は、上述のようなスペーサ層３に凹凸の周期
構造３０を導入したヘテロ構造の半導体エピタキシャル
成長層２，３，４，５に、図１に示すとおり、凹凸の周
期構造３０と直交する方向に、ショットキー電極６を周
期的に配置して構成したものである。
【００７９】次に本実施例１の作用について説明する。
図１の構造において、ショットキー電極６に適当なバイ
アス電圧を印加すると電子蓄積領域７のショットキー電
極６直下の領域が空乏化される。したがって、該ショッ
トキー電極６に対するバイアス電圧の印加によって、電
子の蓄積状態を、量子細線の状態から量子箱の状態にま
で変化させることが可能である。ところで、量子細線と
量子箱の中間の領域においては、電子は量子箱内に閉じ
込められているが、隣の量子箱への電子のしみ出しがわ
ずかに残っている状態を作りだすことができる。つまり
電子が量子箱内に完全に閉じ込められるのではなく、各
量子箱が弱く結合された状態が実現される。このような
バイアス電圧のもとでは、本構造は量子細線超格子構造
となる。このように、バイアス電圧のレベルを変えるこ
とによって、電子状態を、量子細線から、量子細線超格
子、量子箱へと変調させることができるものである。
図１の構造において、ショットキー電極６に適当なバイ
アス電圧を印加すると電子蓄積領域７のショットキー電
極６直下の領域が空乏化される。したがって、該ショッ
トキー電極６に対するバイアス電圧の印加によって、電
子の蓄積状態を、量子細線の状態から量子箱の状態にま
で変化させることが可能である。ところで、量子細線と
量子箱の中間の領域においては、電子は量子箱内に閉じ
込められているが、隣の量子箱への電子のしみ出しがわ
ずかに残っている状態を作りだすことができる。つまり
電子が量子箱内に完全に閉じ込められるのではなく、各
量子箱が弱く結合された状態が実現される。このような
バイアス電圧のもとでは、本構造は量子細線超格子構造
となる。このように、バイアス電圧のレベルを変えるこ
とによって、電子状態を、量子細線から、量子細線超格
子、量子箱へと変調させることができるものである。
【００８０】従って、このような本実施例の構造では、
電子蓄積領域である能動領域７がアンドープＧａＡｓ層
２であり、これにより電子の不純物による散乱を小さく
抑制できるとともに、上記のように量子細線超格子を構
成することによる効果により光学フォノンの散乱を同時
に抑制することができ、室温においてもこれまでにない
高移動度の半導体デバイス，即ち、量子細線超格子を実
現することができるものである。
電子蓄積領域である能動領域７がアンドープＧａＡｓ層
２であり、これにより電子の不純物による散乱を小さく
抑制できるとともに、上記のように量子細線超格子を構
成することによる効果により光学フォノンの散乱を同時
に抑制することができ、室温においてもこれまでにない
高移動度の半導体デバイス，即ち、量子細線超格子を実
現することができるものである。
【００８１】このように、本発明の第１の実施例による
量子細線超格子においては、スペーサ層３に凹凸の周期
構造３０を導入したヘテロ構造の半導体エピタキシャル
成長層２，３，４，５を形成するとともに、該半導体層
構造上に、上記凹凸の周期構造３０と直交する方向に複
数のショットキー電極６を周期的に配置して構成したの
で、ショットキー電極６に適当なバイアス電圧を印加し
たとき電子蓄積領域７のショットキー電極６直下の領域
が空乏化されることを利用して、上記電極６に対するバ
イアス電圧の印加によって上記電子の蓄積状態を、量子
細線から量子細線超格子へ、さらには量子箱へと変調さ
せることができ、このようにして量子細線超格子を構成
することができるものである。
量子細線超格子においては、スペーサ層３に凹凸の周期
構造３０を導入したヘテロ構造の半導体エピタキシャル
成長層２，３，４，５を形成するとともに、該半導体層
構造上に、上記凹凸の周期構造３０と直交する方向に複
数のショットキー電極６を周期的に配置して構成したの
で、ショットキー電極６に適当なバイアス電圧を印加し
たとき電子蓄積領域７のショットキー電極６直下の領域
が空乏化されることを利用して、上記電極６に対するバ
イアス電圧の印加によって上記電子の蓄積状態を、量子
細線から量子細線超格子へ、さらには量子箱へと変調さ
せることができ、このようにして量子細線超格子を構成
することができるものである。
【００８２】実施例２．本発明の第２の実施例は、上記
実施例１の構造を、以下の材料により実現したものであ
る。即ち、図１９は本発明の第２の実施例による量子細
線超格子を有する半導体装置を示す図であり、本実施例
２は、上記実施例１の構造において、上記第１の半導体
よりなるアンドープＧａＡｓ層２に代えて、Ｉｎの添加
された、第１の半導体であるＧａＡｓよりなる，アンド
ープＩｎ0.15Ｇａ0.85Ａｓ層２ａを用い、該アンドープ
ＩｎＧａＡｓ層２ａ上に、やはり該第１の半導体ＩｎＧ
ａＡｓより電子親和力の小さい，第２の半導体であるＡ
ｌＧａＡｓよりなる，アンドープＡｌ0.3 Ｇａ0.7 Ａｓ
スペーサ層３を配置し、かつ上記半絶縁性ＧａＡｓ基板
１と上記アンドープＩｎＧａＡｓ層２ａとの間に、バッ
ファ層としてアンドープＧａＡｓ層２０を挿入したもの
である。
実施例１の構造を、以下の材料により実現したものであ
る。即ち、図１９は本発明の第２の実施例による量子細
線超格子を有する半導体装置を示す図であり、本実施例
２は、上記実施例１の構造において、上記第１の半導体
よりなるアンドープＧａＡｓ層２に代えて、Ｉｎの添加
された、第１の半導体であるＧａＡｓよりなる，アンド
ープＩｎ0.15Ｇａ0.85Ａｓ層２ａを用い、該アンドープ
ＩｎＧａＡｓ層２ａ上に、やはり該第１の半導体ＩｎＧ
ａＡｓより電子親和力の小さい，第２の半導体であるＡ
ｌＧａＡｓよりなる，アンドープＡｌ0.3 Ｇａ0.7 Ａｓ
スペーサ層３を配置し、かつ上記半絶縁性ＧａＡｓ基板
１と上記アンドープＩｎＧａＡｓ層２ａとの間に、バッ
ファ層としてアンドープＧａＡｓ層２０を挿入したもの
である。
【００８３】本実施例２の半導体装置においても、上記
実施例１と同様の効果が得られ、さらに電子蓄積領域７
を形成するチャネル層がＩｎＧａＡｓ層となっているた
め、上記実施例１に比し、さらに高移動度のデバイスを
実現することができる。
実施例１と同様の効果が得られ、さらに電子蓄積領域７
を形成するチャネル層がＩｎＧａＡｓ層となっているた
め、上記実施例１に比し、さらに高移動度のデバイスを
実現することができる。
【００８４】実施例３．本発明の第３の実施例は、上記
実施例１の構造を、以下の材料により実現したものであ
る。即ち、図２０は本発明の第３の実施例による量子細
線超格子を有する半導体装置を示す図であり、本実施例
３は、上記実施例２における，半絶縁性ＧａＡｓ基板１
を、半絶縁性のＩｎＰ基板１ｂとし、アンドープＩｎＧ
ａＡｓ層２ａを、アンドープＩｎ0.53Ｇａ0.47Ａｓ層２
ｂとし、上記バッファ層としてのアンドープＧａＡｓ層
２０を、アンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層２
０ｂとし、アンドープＡｌＧａＡｓスペーサ層３を、ア
ンドープＡｌ0.48Ｉｎ0.52Ａｓスペーサ層３ａとし、ｎ
−ＡｌＧａＡｓ電子供給層４を、ｎ−Ａｌ0.48Ｉｎ0.52
Ａｓ電子供給層４ｂとし、ｎ−ＧａＡｓコンタクト層５
を、ｎ−ＩｎＧａＡｓコンタクト層５ｂとしたものであ
る。その他の，ショットキー電極６、電子蓄積領域７
は、上記実施例１と同じである。
実施例１の構造を、以下の材料により実現したものであ
る。即ち、図２０は本発明の第３の実施例による量子細
線超格子を有する半導体装置を示す図であり、本実施例
３は、上記実施例２における，半絶縁性ＧａＡｓ基板１
を、半絶縁性のＩｎＰ基板１ｂとし、アンドープＩｎＧ
ａＡｓ層２ａを、アンドープＩｎ0.53Ｇａ0.47Ａｓ層２
ｂとし、上記バッファ層としてのアンドープＧａＡｓ層
２０を、アンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層２
０ｂとし、アンドープＡｌＧａＡｓスペーサ層３を、ア
ンドープＡｌ0.48Ｉｎ0.52Ａｓスペーサ層３ａとし、ｎ
−ＡｌＧａＡｓ電子供給層４を、ｎ−Ａｌ0.48Ｉｎ0.52
Ａｓ電子供給層４ｂとし、ｎ−ＧａＡｓコンタクト層５
を、ｎ−ＩｎＧａＡｓコンタクト層５ｂとしたものであ
る。その他の，ショットキー電極６、電子蓄積領域７
は、上記実施例１と同じである。
【００８５】本実施例３の半導体装置においても、上記
実施例１と同様の効果が得られ、さらに電子蓄積領域７
を形成するチャネル層が、アンドープＩｎＧａＡｓ層２
ｂとなっているため、上記実施例１に比し、さらに高移
動度のデバイスを実現することができる。
実施例１と同様の効果が得られ、さらに電子蓄積領域７
を形成するチャネル層が、アンドープＩｎＧａＡｓ層２
ｂとなっているため、上記実施例１に比し、さらに高移
動度のデバイスを実現することができる。
【００８６】実施例４．図２１は本発明の第４の実施例
による量子細線超格子を有する半導体装置を示す図であ
り、本実施例４は、上記実施例３において、さらにｎ−
ＡｌＩｎＡｓ電子供給層４ｂ上に、アンドープＡｌ0.48
Ｉｎ0.52Ａｓキャップ層８ｂを有するものである。
による量子細線超格子を有する半導体装置を示す図であ
り、本実施例４は、上記実施例３において、さらにｎ−
ＡｌＩｎＡｓ電子供給層４ｂ上に、アンドープＡｌ0.48
Ｉｎ0.52Ａｓキャップ層８ｂを有するものである。
【００８７】このような本実施例４の半導体装置におい
ても、上記実施例１と同様の効果が得られるとともに、
上記実施例２，３と同様、チャネル層がＩｎＧａＡｓ層
となっているため、さらに高移動度のデバイスを実現す
ることができる効果がある。
ても、上記実施例１と同様の効果が得られるとともに、
上記実施例２，３と同様、チャネル層がＩｎＧａＡｓ層
となっているため、さらに高移動度のデバイスを実現す
ることができる効果がある。
【００８８】実施例５．本発明の第５の実施例による半
導体装置の製造方法は、上記実施例１による量子細線超
格子構造を有する半導体装置を、製造する方法について
のものである。
導体装置の製造方法は、上記実施例１による量子細線超
格子構造を有する半導体装置を、製造する方法について
のものである。
【００８９】以下、本実施例５の製造方法を図３を用い
て説明する。まず、半絶縁性ＧａＡｓ基板１上に、アン
ドープＧａＡｓバッファ層２、アンドープＡｌＧａＡｓ
スペーサ層３、ｎ−ＧａＡｓキャップ層形成層８を、順
次ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposit
ion ）法、またはＭＢＥ（Molecular Beam Epitaxy）な
どの手法を用いて形成する。さらにＳｉＮ膜９をプラズ
マＣＶＤ法などにより形成し、これに、２５ｎｍ周期の
ラインアンドスペースのパターニングを施す（図３(a)
）。
て説明する。まず、半絶縁性ＧａＡｓ基板１上に、アン
ドープＧａＡｓバッファ層２、アンドープＡｌＧａＡｓ
スペーサ層３、ｎ−ＧａＡｓキャップ層形成層８を、順
次ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposit
ion ）法、またはＭＢＥ（Molecular Beam Epitaxy）な
どの手法を用いて形成する。さらにＳｉＮ膜９をプラズ
マＣＶＤ法などにより形成し、これに、２５ｎｍ周期の
ラインアンドスペースのパターニングを施す（図３(a)
）。
【００９０】次に、上記ラインアンドスペースのパター
ンにパターニングされたＳｉＮ膜９をマスクとして、Ｈ
Ｃｌガスエッチングの手法を用いて、上記ｎ−ＧａＡｓ
キャップ層形成層８，及びアンドープＡｌＧａＡｓスペ
ーサ層３をエッチングし、（１１１）Ｂ面で囲まれたＶ
溝３０を形成する（図３(b) ）。このＨＣｌガスエッチ
ングの手法によって形成された斜面は結晶工学的に正し
く（１１１）Ｂ面であり、加工面は極めて鏡面に近い。
ンにパターニングされたＳｉＮ膜９をマスクとして、Ｈ
Ｃｌガスエッチングの手法を用いて、上記ｎ−ＧａＡｓ
キャップ層形成層８，及びアンドープＡｌＧａＡｓスペ
ーサ層３をエッチングし、（１１１）Ｂ面で囲まれたＶ
溝３０を形成する（図３(b) ）。このＨＣｌガスエッチ
ングの手法によって形成された斜面は結晶工学的に正し
く（１１１）Ｂ面であり、加工面は極めて鏡面に近い。
【００９１】次に、ＭＯＣＶＤ等の手法を用いて、上記
Ｖ字溝３０を埋め込むように、ｎ−ＡｌＧａＡｓ電子供
給層４を、さらにその上にｎ−ＧａＡｓキャップ層８ｂ
を選択成長した後、上記ＳｉＮ膜９を除去する（図３
(c) ，(d) ）。
Ｖ字溝３０を埋め込むように、ｎ−ＡｌＧａＡｓ電子供
給層４を、さらにその上にｎ−ＧａＡｓキャップ層８ｂ
を選択成長した後、上記ＳｉＮ膜９を除去する（図３
(c) ，(d) ）。
【００９２】さらに、上記ｎ−ＧａＡｓキャップ層８
ｂ，及び上記ｎ−ＡｌＧａＡｓ電子供給層４を覆うよう
に、ｎ−ＧａＡｓコンタクト層５を再成長した後、ショ
ットキー電極金属を蒸着により全面に形成し、周期的な
パターニングを施すことにより、周期的なストライプ状
のショットキー電極６を形成する（図３(e) ，(f) ）。
ｂ，及び上記ｎ−ＡｌＧａＡｓ電子供給層４を覆うよう
に、ｎ−ＧａＡｓコンタクト層５を再成長した後、ショ
ットキー電極金属を蒸着により全面に形成し、周期的な
パターニングを施すことにより、周期的なストライプ状
のショットキー電極６を形成する（図３(e) ，(f) ）。
【００９３】ここで、上記ｎ−ＧａＡｓキャップ層形成
層８，及びアンドープＡｌＧａＡｓスペーサ層３をエッ
チングし、（１１１）Ｂ面で囲まれたＶ溝３０を形成し
た後、このＶ溝３０上にｎ−ＡｌＧａＡｓ電子供給層
４，ｎ−ＧａＡｓキャップ層８ｂを形成する工程につい
て、以下より詳細に説明する。
層８，及びアンドープＡｌＧａＡｓスペーサ層３をエッ
チングし、（１１１）Ｂ面で囲まれたＶ溝３０を形成し
た後、このＶ溝３０上にｎ−ＡｌＧａＡｓ電子供給層
４，ｎ−ＧａＡｓキャップ層８ｂを形成する工程につい
て、以下より詳細に説明する。
【００９４】まず、図３(a) に示したＳｉＮ膜９をパタ
ーニングした後のＧａＡｓ基板１をＭＯＣＶＤ装置にセ
ットし、水素ガスとアルシン（ＡｓＨ3 ）ガス雰囲気中
で３５０℃の温度まで昇温する。これを３５０℃の温度
で保持しながら、装置内に水素ガス，アルシンガスとと
もにＨＣｌガスを導入して１００分間処理を行い、Ｇａ
Ａｓキャップ層８表面の、ＳｉＮ膜９をパターニングす
る際等に形成された自然酸化膜（図示せず）等を除去す
る。このＧａＡｓキャップ層８の酸化膜等のクリーニン
グは、ＨＣｌ等のハロゲンを構成元素とするガスが上記
酸化膜に対して、連続的に吸着と脱離を繰り返すことに
より行われる。この処理は、水素流量：２．５ｓｌｍ
（リットル毎分）、ＡｓＨ3 （２０％）流量：１０ｓｃ
ｃｍ（ｃｃ毎分）、ＨＣｌ（１０％）流量：４０ｓｃｃ
ｍの条件により行い、ＧａＡｓキャップ層８表面の酸化
膜を完全に除去する。ここで、ＡｓＨ3 は低温処理を行
う際の、ＧａＡｓキャップ層８の上面からのＡｓ脱離を
調整するために加えられたものである。なお、上記ハロ
ゲンを構成元素とするガスとして、ＨＣｌの代わりに、
例えばＣｌ2 などの塩素を含むガス，ＨＢｒ，ＣＨ3 Ｂ
ｒなどの臭素を含むガス，ＣＨ3 Ｉなどのヨウ素を含む
ガスを用いるようにしてもよい。また、上記処理温度は
４５０℃以下であればよい。
ーニングした後のＧａＡｓ基板１をＭＯＣＶＤ装置にセ
ットし、水素ガスとアルシン（ＡｓＨ3 ）ガス雰囲気中
で３５０℃の温度まで昇温する。これを３５０℃の温度
で保持しながら、装置内に水素ガス，アルシンガスとと
もにＨＣｌガスを導入して１００分間処理を行い、Ｇａ
Ａｓキャップ層８表面の、ＳｉＮ膜９をパターニングす
る際等に形成された自然酸化膜（図示せず）等を除去す
る。このＧａＡｓキャップ層８の酸化膜等のクリーニン
グは、ＨＣｌ等のハロゲンを構成元素とするガスが上記
酸化膜に対して、連続的に吸着と脱離を繰り返すことに
より行われる。この処理は、水素流量：２．５ｓｌｍ
（リットル毎分）、ＡｓＨ3 （２０％）流量：１０ｓｃ
ｃｍ（ｃｃ毎分）、ＨＣｌ（１０％）流量：４０ｓｃｃ
ｍの条件により行い、ＧａＡｓキャップ層８表面の酸化
膜を完全に除去する。ここで、ＡｓＨ3 は低温処理を行
う際の、ＧａＡｓキャップ層８の上面からのＡｓ脱離を
調整するために加えられたものである。なお、上記ハロ
ゲンを構成元素とするガスとして、ＨＣｌの代わりに、
例えばＣｌ2 などの塩素を含むガス，ＨＢｒ，ＣＨ3 Ｂ
ｒなどの臭素を含むガス，ＣＨ3 Ｉなどのヨウ素を含む
ガスを用いるようにしてもよい。また、上記処理温度は
４５０℃以下であればよい。
【００９５】次に、図３(b) に示すようにＧａＡｓ基板
１を７５０℃まで昇温し、水素、ＡｓＨ3 、ＨＣｌの各
流量を上述した３５０℃の低温によるクリーニングと同
様の流量として通常のＨＣｌガスエッチングの手法を用
いてエッチングを施す。これにより、上述したように、
（１１１）Ｂ面で囲まれたＶ溝３０を形成し、さらに、
このエッチングにより形成したＶ溝３０上に、外気に触
れない状態を維持して、即ち同一チャンバー内，あるい
はロードロックで結合されたシステムを用いて連続し
て、ＭＯＣＶＤの手法を用いてｎ−ＡｌＧａＡｓ電子供
給層４，ｎ−ＧａＡｓキャップ層８ｂを選択再成長させ
る（図３(c))。
１を７５０℃まで昇温し、水素、ＡｓＨ3 、ＨＣｌの各
流量を上述した３５０℃の低温によるクリーニングと同
様の流量として通常のＨＣｌガスエッチングの手法を用
いてエッチングを施す。これにより、上述したように、
（１１１）Ｂ面で囲まれたＶ溝３０を形成し、さらに、
このエッチングにより形成したＶ溝３０上に、外気に触
れない状態を維持して、即ち同一チャンバー内，あるい
はロードロックで結合されたシステムを用いて連続し
て、ＭＯＣＶＤの手法を用いてｎ−ＡｌＧａＡｓ電子供
給層４，ｎ−ＧａＡｓキャップ層８ｂを選択再成長させ
る（図３(c))。
【００９６】以上のようなこの方法では、大気に触れな
い状態を維持しながら、ＧａＡｓキャップ層８表面の自
然酸化膜を４５０℃以下の低温により完全にクリーニン
グ除去した後、通常のＨＣｌガスエッチングを行い、さ
らに、再結晶成長を行うことにより、再成長界面に酸化
物等を堆積させることなく、Ｖ溝３０の表面の結晶性を
良好なものとすることができるとともに、結晶性に優れ
たｎ−ＡｌＧａＡｓ電子供給層４，ｎ−ＧａＡｓキャッ
プ層８ｂを再成長させることができる。
い状態を維持しながら、ＧａＡｓキャップ層８表面の自
然酸化膜を４５０℃以下の低温により完全にクリーニン
グ除去した後、通常のＨＣｌガスエッチングを行い、さ
らに、再結晶成長を行うことにより、再成長界面に酸化
物等を堆積させることなく、Ｖ溝３０の表面の結晶性を
良好なものとすることができるとともに、結晶性に優れ
たｎ−ＡｌＧａＡｓ電子供給層４，ｎ−ＧａＡｓキャッ
プ層８ｂを再成長させることができる。
【００９７】このような本発明の第５の実施例において
は、上記実施例１による半導体装置における量子細線超
格子構造を、上述の工程を用いて形成することにより、
チャネル領域となる能動領域，即ちアンドープＧａＡｓ
層２を直接加工することなく、実施例１に示した構造を
制御性良く作製することができる。従って、本実施例５
の手法を用いることにより、良質な量子細線超格子構造
を初めて実現することができるものである。
は、上記実施例１による半導体装置における量子細線超
格子構造を、上述の工程を用いて形成することにより、
チャネル領域となる能動領域，即ちアンドープＧａＡｓ
層２を直接加工することなく、実施例１に示した構造を
制御性良く作製することができる。従って、本実施例５
の手法を用いることにより、良質な量子細線超格子構造
を初めて実現することができるものである。
【００９８】なお、本実施例５による半導体装置の製造
方法は、上記実施例２〜４の半導体装置の製造にもほぼ
同様に適用できるものである。ここで、本実施例５にお
いては、低温処理等を行う際に、処理表面からのＡｓ脱
離を調整するためにアルシン（ＡｓＨ3 ）ガスを供給す
るようにしたが、上記実施例２〜４の半導体装置に適用
する場合には、低温処理等を行う対象にあわせてＶ族ガ
スを供給することにより、良好なクリーニング，あるい
はエッチングを行うことが可能であり、実施例２におい
ては、実施例１と同じく処理表面からのＡｓ脱離を調整
するためにアルシン（ＡｓＨ3 ）ガスを供給すればよ
く、実施例３，４においては、処理表面からのＰの脱離
を調整するためにホスフィン（ＰＨ3 ）を供給するよう
にすればよく、いずれの場合においても、上記実施例５
と同様の効果を奏する。
方法は、上記実施例２〜４の半導体装置の製造にもほぼ
同様に適用できるものである。ここで、本実施例５にお
いては、低温処理等を行う際に、処理表面からのＡｓ脱
離を調整するためにアルシン（ＡｓＨ3 ）ガスを供給す
るようにしたが、上記実施例２〜４の半導体装置に適用
する場合には、低温処理等を行う対象にあわせてＶ族ガ
スを供給することにより、良好なクリーニング，あるい
はエッチングを行うことが可能であり、実施例２におい
ては、実施例１と同じく処理表面からのＡｓ脱離を調整
するためにアルシン（ＡｓＨ3 ）ガスを供給すればよ
く、実施例３，４においては、処理表面からのＰの脱離
を調整するためにホスフィン（ＰＨ3 ）を供給するよう
にすればよく、いずれの場合においても、上記実施例５
と同様の効果を奏する。
【００９９】実施例６．図４はこの発明の第６の実施例
による量子細線超格子構造を有する半導体装置を説明す
るための斜視図であり、図５(a) は図４の半導体装置の
（０／１１）断面の断面構造図、図５(b) は（０１１）
断面の断面構造図である。
による量子細線超格子構造を有する半導体装置を説明す
るための斜視図であり、図５(a) は図４の半導体装置の
（０／１１）断面の断面構造図、図５(b) は（０１１）
断面の断面構造図である。
【０１００】図４，図５(a) ，図５(b) において、上記
実施例１におけると同様、１は半絶縁性ＧａＡｓ基板、
２はアンドープＧａＡｓバッファ層、３はアンドープＡ
ｌ0.3 Ｇａ0.7 Ａｓスペーサ層、４はｎ−Ａｌ0.3 Ｇａ
0.7 Ａｓ電子供給層、５はｎ−ＧａＡｓコンタクト層で
ある。そしてさらに、本実施例６においては、スペーサ
層３に設けられたＶ溝３０は、図５(a) に示すように、
長手方向にそって周期的にその深さが変化した構造，即
ち深さの浅い部分３０ａ（深さは約５ｎｍ）と、深い部
分３０ｂ（深さは約３０ｎｍ）とを有する構造となって
いる。なお、この図４では、図示の簡明化のため、この
溝３０を、〔０／１１〕方向においては１つのみ描いて
いるが、これは図５(b) に図示するように、周期的に溝
３０が形成されているものである。そして、このような
深い部分３０ａと浅い部分３０ｂとを有するＶ溝３０の
上面に、ｎ−ＡｌＧａＡｓ電子供給層４、及びｎ−Ｇａ
Ａｓ層５が、ＭＯＣＶＤ法等により成長形成されて、ス
ペーサ層３の厚みが〔０１１〕方向にそって周期的に変
動した構造となった、量子細線超格子の基本構造が作製
されている。
実施例１におけると同様、１は半絶縁性ＧａＡｓ基板、
２はアンドープＧａＡｓバッファ層、３はアンドープＡ
ｌ0.3 Ｇａ0.7 Ａｓスペーサ層、４はｎ−Ａｌ0.3 Ｇａ
0.7 Ａｓ電子供給層、５はｎ−ＧａＡｓコンタクト層で
ある。そしてさらに、本実施例６においては、スペーサ
層３に設けられたＶ溝３０は、図５(a) に示すように、
長手方向にそって周期的にその深さが変化した構造，即
ち深さの浅い部分３０ａ（深さは約５ｎｍ）と、深い部
分３０ｂ（深さは約３０ｎｍ）とを有する構造となって
いる。なお、この図４では、図示の簡明化のため、この
溝３０を、〔０／１１〕方向においては１つのみ描いて
いるが、これは図５(b) に図示するように、周期的に溝
３０が形成されているものである。そして、このような
深い部分３０ａと浅い部分３０ｂとを有するＶ溝３０の
上面に、ｎ−ＡｌＧａＡｓ電子供給層４、及びｎ−Ｇａ
Ａｓ層５が、ＭＯＣＶＤ法等により成長形成されて、ス
ペーサ層３の厚みが〔０１１〕方向にそって周期的に変
動した構造となった、量子細線超格子の基本構造が作製
されている。
【０１０１】図６は本構造において量子細線超格子が実
現される原理を示すための図であり、図６(a) は（０／
１１）断面の断面構造図、図６(b) はアンドープＧａＡ
ｓ層２とアンドープＡｌＧａＡｓスペーサ層３との界面
に蓄積される電子の〔０１１〕方向の濃度分布を示す図
である。図６(a) ，図６(b) に示されるように、スペー
サ層３が薄い領域３ａでは、電子が高濃度に蓄積される
のに対し、スペーサ層３の厚い領域３ｂでは、電子はわ
ずかしか蓄積されず、結果的に図６(b) に示すような電
子の濃度分布が実現される。
現される原理を示すための図であり、図６(a) は（０／
１１）断面の断面構造図、図６(b) はアンドープＧａＡ
ｓ層２とアンドープＡｌＧａＡｓスペーサ層３との界面
に蓄積される電子の〔０１１〕方向の濃度分布を示す図
である。図６(a) ，図６(b) に示されるように、スペー
サ層３が薄い領域３ａでは、電子が高濃度に蓄積される
のに対し、スペーサ層３の厚い領域３ｂでは、電子はわ
ずかしか蓄積されず、結果的に図６(b) に示すような電
子の濃度分布が実現される。
【０１０２】ここで、電子の蓄積量を、スペーサ層の厚
みと電子供給層の厚み、およびバイアス電圧によって制
御できることの物理的原理は、上記特開平４−１９９５
１９号に示したとおりである。
みと電子供給層の厚み、およびバイアス電圧によって制
御できることの物理的原理は、上記特開平４−１９９５
１９号に示したとおりである。
【０１０３】また、〔０／１１〕方向の電子の閉じ込め
は、上記実施例１におけると同様、図２(c) に示すよう
に幅２０ｎｍのレベルで実現されているため、本構造を
用いることにより、幅２０ｎｍの量子細線超格子を高密
度に形成することができる。
は、上記実施例１におけると同様、図２(c) に示すよう
に幅２０ｎｍのレベルで実現されているため、本構造を
用いることにより、幅２０ｎｍの量子細線超格子を高密
度に形成することができる。
【０１０４】このような本発明の第６の実施例において
は、能動領域、即ち電子蓄積領域７がアンドープＧａＡ
ｓ層２に形成される，上記実施例１の量子細線超格子を
有する半導体装置を製造することができるから、該半導
体装置においては、不純物散乱の抑制と、量子細線超格
子の効果による光学フォノン散乱の抑制とを同時に形成
することができ、室温においてもこれまでにない高移動
度の半導体デバイスを実現することができる効果が得ら
れる。
は、能動領域、即ち電子蓄積領域７がアンドープＧａＡ
ｓ層２に形成される，上記実施例１の量子細線超格子を
有する半導体装置を製造することができるから、該半導
体装置においては、不純物散乱の抑制と、量子細線超格
子の効果による光学フォノン散乱の抑制とを同時に形成
することができ、室温においてもこれまでにない高移動
度の半導体デバイスを実現することができる効果が得ら
れる。
【０１０５】実施例７．本発明の第７の実施例は、上記
実施例６の構造において、図２２(a) ，(b) に示すよう
に、上記第１の半導体よりなるアンドープＧａＡｓ層２
に代えて、Ｉｎの添加された、第１の半導体であるＧａ
Ａｓよりなる，アンドープＩｎ0.15Ｇａ0.85Ａｓ層２ａ
を用い、該アンドープＩｎＧａＡｓ層２ａ上に、やはり
該第１の半導体ＩｎＧａＡｓより電子親和力の小さい，
第２の半導体であるＡｌＧａＡｓよりなる，アンドープ
Ａｌ0.3 Ｇａ0.7 Ａｓスペーサ層３を配置し、かつ上記
半絶縁性ＧａＡｓ基板１と上記アンドープＩｎＧａＡｓ
層２ａとの間に、バッファ層としてアンドープＧａＡｓ
層２０を挿入したものである。
実施例６の構造において、図２２(a) ，(b) に示すよう
に、上記第１の半導体よりなるアンドープＧａＡｓ層２
に代えて、Ｉｎの添加された、第１の半導体であるＧａ
Ａｓよりなる，アンドープＩｎ0.15Ｇａ0.85Ａｓ層２ａ
を用い、該アンドープＩｎＧａＡｓ層２ａ上に、やはり
該第１の半導体ＩｎＧａＡｓより電子親和力の小さい，
第２の半導体であるＡｌＧａＡｓよりなる，アンドープ
Ａｌ0.3 Ｇａ0.7 Ａｓスペーサ層３を配置し、かつ上記
半絶縁性ＧａＡｓ基板１と上記アンドープＩｎＧａＡｓ
層２ａとの間に、バッファ層としてアンドープＧａＡｓ
層２０を挿入したものである。
【０１０６】このような本実施例７の半導体装置におい
ても、上記実施例６と同様の効果が得られ、さらに電子
蓄積領域７を形成するチャネル層がＩｎＧａＡｓ層とな
っているため、上記実施例６に比し、さらに高移動度の
デバイスを実現することができる。
ても、上記実施例６と同様の効果が得られ、さらに電子
蓄積領域７を形成するチャネル層がＩｎＧａＡｓ層とな
っているため、上記実施例６に比し、さらに高移動度の
デバイスを実現することができる。
【０１０７】実施例８．本発明の第８の実施例は、上記
実施例６の構造を、以下の材料により実現したものであ
る。即ち、図２３は本発明の第８の実施例による量子細
線超格子を有する半導体装置を示す図であり、本実施例
８は、上記実施例６における，半絶縁性ＧａＡｓ基板１
を、半絶縁性のＩｎＰ基板１ｂとし、アンドープＩｎＧ
ａＡｓ層２ａを、アンドープＩｎ0.53Ｇａ0.47Ａｓ層２
ｂとし、上記バッファ層としてのアンドープＧａＡｓ層
２０を、アンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層２
０ｂとし、アンドープＡｌＧａＡｓスペーサ層３を、ア
ンドープｎ−Ａｌ0.48Ｉｎ0.52Ａｓスペーサ層３ｂと
し、ｎ−ＡｌＧａＡｓ電子供給層４を、ｎ−Ａｌ0.48In
0.52Ａｓ電子供給層４ｂとし、ｎ−ＧａＡｓコンタクト
層５を、ｎ−ＩｎＧａＡｓコンタクト層５ｂとしたもの
である。その他の，ショットキー電極６、電子蓄積領域
７は、上記実施例６と同じである。
実施例６の構造を、以下の材料により実現したものであ
る。即ち、図２３は本発明の第８の実施例による量子細
線超格子を有する半導体装置を示す図であり、本実施例
８は、上記実施例６における，半絶縁性ＧａＡｓ基板１
を、半絶縁性のＩｎＰ基板１ｂとし、アンドープＩｎＧ
ａＡｓ層２ａを、アンドープＩｎ0.53Ｇａ0.47Ａｓ層２
ｂとし、上記バッファ層としてのアンドープＧａＡｓ層
２０を、アンドープＡｌ0.48Ｉｎ0.52Ａｓバッファ層２
０ｂとし、アンドープＡｌＧａＡｓスペーサ層３を、ア
ンドープｎ−Ａｌ0.48Ｉｎ0.52Ａｓスペーサ層３ｂと
し、ｎ−ＡｌＧａＡｓ電子供給層４を、ｎ−Ａｌ0.48In
0.52Ａｓ電子供給層４ｂとし、ｎ−ＧａＡｓコンタクト
層５を、ｎ−ＩｎＧａＡｓコンタクト層５ｂとしたもの
である。その他の，ショットキー電極６、電子蓄積領域
７は、上記実施例６と同じである。
【０１０８】このような本実施例８の半導体装置におい
ても、上記実施例６と同様の効果が得られ、さらに電子
蓄積領域７を形成するチャネル層がＩｎＧａＡｓ層とな
っているため、上記実施例６に比し、さらに高移動度の
デバイスを実現することができる。
ても、上記実施例６と同様の効果が得られ、さらに電子
蓄積領域７を形成するチャネル層がＩｎＧａＡｓ層とな
っているため、上記実施例６に比し、さらに高移動度の
デバイスを実現することができる。
【０１０９】実施例９．本発明の第９の実施例は、上記
実施例１の構造を、以下の材料により実現したものであ
る。即ち、図２４は本発明の第９の実施例による量子細
線超格子を有する半導体装置を示す図であり、本実施例
９は、上記実施例８において、さらにｎ−ＡｌＩｎＡｓ
電子供給層４ｂ上に、アンドープＡｌ0.48Ｉｎ0.52Ａｓ
キャップ層８ｃを設けたものである。
実施例１の構造を、以下の材料により実現したものであ
る。即ち、図２４は本発明の第９の実施例による量子細
線超格子を有する半導体装置を示す図であり、本実施例
９は、上記実施例８において、さらにｎ−ＡｌＩｎＡｓ
電子供給層４ｂ上に、アンドープＡｌ0.48Ｉｎ0.52Ａｓ
キャップ層８ｃを設けたものである。
【０１１０】このような本実施例９の半導体装置におい
ても、上記実施例６と同様の効果が得られるとともに、
上記実施例７，８と同様、チャネル層がＩｎＧａＡｓ層
となっているため、さらに高移動度のデバイスを実現す
ることができる効果がある。
ても、上記実施例６と同様の効果が得られるとともに、
上記実施例７，８と同様、チャネル層がＩｎＧａＡｓ層
となっているため、さらに高移動度のデバイスを実現す
ることができる効果がある。
【０１１１】実施例１０．次に本発明の第１０の実施例
による，上記実施例６の量子細線超格子構造を有する半
導体装置を製造する方法について説明する。以下、図
３，図７，及び図８を用いて、本実施例１０の製造方法
について説明する。
による，上記実施例６の量子細線超格子構造を有する半
導体装置を製造する方法について説明する。以下、図
３，図７，及び図８を用いて、本実施例１０の製造方法
について説明する。
【０１１２】(a) 図３（図３(a) ）におけると同様、半
絶縁性ＧａＡｓ基板１上に、アンドープＧａＡｓ層２、
アンドープＡｌＧａＡｓスペーサ層３、ｎ−ＧａＡｓキ
ャップ層形成層８を、順次ＭＯＣＶＤ法、またはＭＢＥ
法等の手法を用いて形成する。さらに、その上にＳｉＮ
膜９をプラズマＣＶＤ法等により形成し、該ＳｉＮ膜９
に対し、図７に示すような，幅狭の部分９ａと、幅広の
部分９ｂとが、繰り返し連続して形成された形状にパタ
ーニングを施す。このパターニングとしては、ＥＢ（El
ectron Beam)直接描画、またはＸ線露光等の手法を用い
ることにより、微細なパターニングを行うことが可能で
ある。
絶縁性ＧａＡｓ基板１上に、アンドープＧａＡｓ層２、
アンドープＡｌＧａＡｓスペーサ層３、ｎ−ＧａＡｓキ
ャップ層形成層８を、順次ＭＯＣＶＤ法、またはＭＢＥ
法等の手法を用いて形成する。さらに、その上にＳｉＮ
膜９をプラズマＣＶＤ法等により形成し、該ＳｉＮ膜９
に対し、図７に示すような，幅狭の部分９ａと、幅広の
部分９ｂとが、繰り返し連続して形成された形状にパタ
ーニングを施す。このパターニングとしては、ＥＢ（El
ectron Beam)直接描画、またはＸ線露光等の手法を用い
ることにより、微細なパターニングを行うことが可能で
ある。
【０１１３】(b) 上記図７に示すパターンにパターニン
グされたＳｉＮ膜９をマスクとして、ＨＣｌガスエッチ
ングの手法を用いて、上記ｎ−ＧａＡｓキャップ層形成
層８，及びアンドープＡｌＧａＡｓスペーサ層３に、
（１１１）Ｂ面で囲まれたＶ溝８０を形成する。この場
合、本方法によると、エッチングは（１１１）Ｂ面で停
止するため、上記パターンの開口部が広い部分（マスク
９の幅狭の部分９ａに対応する）は、深くエッチングさ
れてＶ溝８０ａとなり、上記パターンの開口部が狭い部
分（マスク９の幅広の部分９ｂに対応する）は、浅くエ
ッチングされてＶ溝８０ｂとなる。したがって、図７に
示すパターンを用いることにより、図８に示すようなＶ
溝８０のエッチング形状を容易に得ることができる。こ
のとき、この方法によって形成された斜面は、結晶工学
的に正しく（１１１）Ｂ面であり、加工面は極めて鏡面
に近いものが得られる。
グされたＳｉＮ膜９をマスクとして、ＨＣｌガスエッチ
ングの手法を用いて、上記ｎ−ＧａＡｓキャップ層形成
層８，及びアンドープＡｌＧａＡｓスペーサ層３に、
（１１１）Ｂ面で囲まれたＶ溝８０を形成する。この場
合、本方法によると、エッチングは（１１１）Ｂ面で停
止するため、上記パターンの開口部が広い部分（マスク
９の幅狭の部分９ａに対応する）は、深くエッチングさ
れてＶ溝８０ａとなり、上記パターンの開口部が狭い部
分（マスク９の幅広の部分９ｂに対応する）は、浅くエ
ッチングされてＶ溝８０ｂとなる。したがって、図７に
示すパターンを用いることにより、図８に示すようなＶ
溝８０のエッチング形状を容易に得ることができる。こ
のとき、この方法によって形成された斜面は、結晶工学
的に正しく（１１１）Ｂ面であり、加工面は極めて鏡面
に近いものが得られる。
【０１１４】(c) 次に、図３(b) ，(c) に示されるのと
同様に、ＭＯＣＶＤ等の手法を用いてｎ−ＡｌＧａＡｓ
電子供給層４，ｎ−ＧａＡｓキャップ層８ｃを、上記Ｖ
字溝８０を埋め込むように選択成長する。
同様に、ＭＯＣＶＤ等の手法を用いてｎ−ＡｌＧａＡｓ
電子供給層４，ｎ−ＧａＡｓキャップ層８ｃを、上記Ｖ
字溝８０を埋め込むように選択成長する。
【０１１５】(d) 次に、図３(d) に示されるのと同様
に、ＳｉＮ膜９を除去する。
に、ＳｉＮ膜９を除去する。
【０１１６】(e) 次に、図３(e) に示されるのと同様
に、ｎ−ＧａＡｓ層５を再成長する。
に、ｎ−ＧａＡｓ層５を再成長する。
【０１１７】ここで、上記ｎ−ＧａＡｓキャップ層形成
層８，及びアンドープＡｌＧａＡｓスペーサ層３をエッ
チングし、（１１１）Ｂ面で囲まれたＶ溝３０を形成し
た後、このＶ溝３０上にｎ−ＡｌＧａＡｓ電子供給層４
を、さらにその上に、ｎ−ＧａＡｓキャップ層８ｂを形
成する工程については、上記実施例５において説明した
のと同様である。
層８，及びアンドープＡｌＧａＡｓスペーサ層３をエッ
チングし、（１１１）Ｂ面で囲まれたＶ溝３０を形成し
た後、このＶ溝３０上にｎ−ＡｌＧａＡｓ電子供給層４
を、さらにその上に、ｎ−ＧａＡｓキャップ層８ｂを形
成する工程については、上記実施例５において説明した
のと同様である。
【０１１８】なお、上記(b) と(c) の工程は同一チャン
バ内、あるいはロードロックで結合されたシステムを用
いて大気にさらすことなく連続して行うことが望まし
い。
バ内、あるいはロードロックで結合されたシステムを用
いて大気にさらすことなく連続して行うことが望まし
い。
【０１１９】このような本発明の第１０の実施例におい
ては、量子細線超格子構造を上述の工程を用いて形成し
たので、実施例６に示した構造を容易に得ることができ
る。また、上記実施例６に示した構造を、能動領域、即
ちチャネル領域を直接加工することなく制御良く作製す
ることができるため、従来実現が困難であった、良質な
量子細線超格子構造を、本実施例方法により初めて実現
することができたものである。
ては、量子細線超格子構造を上述の工程を用いて形成し
たので、実施例６に示した構造を容易に得ることができ
る。また、上記実施例６に示した構造を、能動領域、即
ちチャネル領域を直接加工することなく制御良く作製す
ることができるため、従来実現が困難であった、良質な
量子細線超格子構造を、本実施例方法により初めて実現
することができたものである。
【０１２０】実施例１１．上記実施例５、実施例１０で
は、アンドープＡｌＧａＡｓスペーサ層３に対しＶ溝３
０をエッチングにより形成するのに、ＨＣｌガスエッチ
ングの手法を用いた場合について説明したが、これは他
のエッチングガスを用いても良く、例えば、Ｃｌ2 等の
塩素系ガス、ＨＢｒ，ＣＨ3 Ｂｒ等の臭素系ガス、ＣＨ
3 Ｉ等のヨウ素系ガスを用いてもよく、上記と同様のエ
ッチング形状を得ることができるものである。
は、アンドープＡｌＧａＡｓスペーサ層３に対しＶ溝３
０をエッチングにより形成するのに、ＨＣｌガスエッチ
ングの手法を用いた場合について説明したが、これは他
のエッチングガスを用いても良く、例えば、Ｃｌ2 等の
塩素系ガス、ＨＢｒ，ＣＨ3 Ｂｒ等の臭素系ガス、ＣＨ
3 Ｉ等のヨウ素系ガスを用いてもよく、上記と同様のエ
ッチング形状を得ることができるものである。
【０１２１】実施例１２．図９はこの発明の第１２の実
施例による半導体装置である単一電子デバイスを説明す
るための斜視図である。図において、１は半絶縁性Ｇａ
Ａｓ基板、２は該半絶縁性ＧａＡｓ基板１上に形成され
たアンドープＧａＡｓ層、３は該アンドープＧａＡｓ層
２上に形成されたアンドープＡｌ0.3 Ｇａ0.3 Ａｓスペ
ーサ層であり、３０は該アンドープＡｌＧａＡｓスペー
サ層３の一部ストライプ状の領域に形成された周期的凹
凸構造である。また、４は該アンドープＡｌＧａＡｓス
ペーサ層３上に上記周期的凹凸構造３０を埋め込むよう
に、かつその上面が平坦になるよう形成されたｎ−Ａｌ
0.3 Ｇａ0.3 Ａｓ電子供給層、５は上記ｎ−ＡｌＧａＡ
ｓ電子供給層４上に形成されたｎ−ＧａＡｓコンタクト
層、７は上記アンドープＧａＡｓ層２中に形成された電
子蓄積領域、１０は上記ｎ−ＧａＡｓコンタクト層５上
に形成されたソース電極、１１はドレイン電極、１２は
ゲート電極、１３は上記ソース電極１０，及びドレイン
電極１１下の一部の領域に形成されたイオン注入領域で
ある。
施例による半導体装置である単一電子デバイスを説明す
るための斜視図である。図において、１は半絶縁性Ｇａ
Ａｓ基板、２は該半絶縁性ＧａＡｓ基板１上に形成され
たアンドープＧａＡｓ層、３は該アンドープＧａＡｓ層
２上に形成されたアンドープＡｌ0.3 Ｇａ0.3 Ａｓスペ
ーサ層であり、３０は該アンドープＡｌＧａＡｓスペー
サ層３の一部ストライプ状の領域に形成された周期的凹
凸構造である。また、４は該アンドープＡｌＧａＡｓス
ペーサ層３上に上記周期的凹凸構造３０を埋め込むよう
に、かつその上面が平坦になるよう形成されたｎ−Ａｌ
0.3 Ｇａ0.3 Ａｓ電子供給層、５は上記ｎ−ＡｌＧａＡ
ｓ電子供給層４上に形成されたｎ−ＧａＡｓコンタクト
層、７は上記アンドープＧａＡｓ層２中に形成された電
子蓄積領域、１０は上記ｎ−ＧａＡｓコンタクト層５上
に形成されたソース電極、１１はドレイン電極、１２は
ゲート電極、１３は上記ソース電極１０，及びドレイン
電極１１下の一部の領域に形成されたイオン注入領域で
ある。
【０１２２】図９に示すように、本第１２の実施例は、
半絶縁性のＧａＡｓ基板上１に、アンドープＧａＡｓ層
２，及びアンドープＡｌ0.3 Ｇａ0.3 Ａｓスペーサ層３
と、ｎ−Ａｌ0.3 Ｇａ0.3 Ａｓ電子供給層４と、ｎ−Ｇ
ａＡｓ層５とが順次積層された構造を有しており、上記
アンドープＡｌＧａＡｓスペーサ層３の一部が、４つの
逆三角形形状を有する形状にエッチングされており、ｎ
−ＡｌＧａＡｓ電子供給層４が、上記逆三角形形状のエ
ッチング領域を埋め込むように形成されており、かつ半
導体層構造の上面に、複数個のゲート電極１２，１２
が、そのフィンガー部１２ａ，１２ａが相近接して配置
され、また該２つのゲート電極１２，１２（そのフィン
ガー部１２ａ，１２ａ）をはさんで対向する領域に、ソ
ース電極１０，及びドレイン電極１１が、そのそれぞれ
のフィンガー部１０ａ，１１ａが上記ゲート電極のフィ
ンガー部１２ａ，１２ａを挟んで対向するよう配置され
て構成されている。ここで、ゲート電極１２はＴｉ／Ｐ
ｔ／Ａｕよりなり、上記ｎ−ＧａＡｓ層５にショットキ
ー接合されており、ソース電極１０、ドレイン電極１１
はＡｕＧｅ／Ｎｉ／Ａｕよりなり、上記ｎ−ＧａＡｓ層
５にオーミック接合して構成されている。イオン注入領
域１３はｎ−ＧａＡｓ層５とのオーミック接合が得られ
やすいように、各ソース電極１０，ドレイン電極１１下
に設けられた領域である。
半絶縁性のＧａＡｓ基板上１に、アンドープＧａＡｓ層
２，及びアンドープＡｌ0.3 Ｇａ0.3 Ａｓスペーサ層３
と、ｎ−Ａｌ0.3 Ｇａ0.3 Ａｓ電子供給層４と、ｎ−Ｇ
ａＡｓ層５とが順次積層された構造を有しており、上記
アンドープＡｌＧａＡｓスペーサ層３の一部が、４つの
逆三角形形状を有する形状にエッチングされており、ｎ
−ＡｌＧａＡｓ電子供給層４が、上記逆三角形形状のエ
ッチング領域を埋め込むように形成されており、かつ半
導体層構造の上面に、複数個のゲート電極１２，１２
が、そのフィンガー部１２ａ，１２ａが相近接して配置
され、また該２つのゲート電極１２，１２（そのフィン
ガー部１２ａ，１２ａ）をはさんで対向する領域に、ソ
ース電極１０，及びドレイン電極１１が、そのそれぞれ
のフィンガー部１０ａ，１１ａが上記ゲート電極のフィ
ンガー部１２ａ，１２ａを挟んで対向するよう配置され
て構成されている。ここで、ゲート電極１２はＴｉ／Ｐ
ｔ／Ａｕよりなり、上記ｎ−ＧａＡｓ層５にショットキ
ー接合されており、ソース電極１０、ドレイン電極１１
はＡｕＧｅ／Ｎｉ／Ａｕよりなり、上記ｎ−ＧａＡｓ層
５にオーミック接合して構成されている。イオン注入領
域１３はｎ−ＧａＡｓ層５とのオーミック接合が得られ
やすいように、各ソース電極１０，ドレイン電極１１下
に設けられた領域である。
【０１２３】次に、本単一電子デバイスの動作原理につ
いて説明する。本構造においては上記第１の実施例でも
述べたように、ゲート電極１２に適当な電圧を印加する
ことにより、該ゲート電極１２直下の電子蓄積領域７は
空乏化される。
いて説明する。本構造においては上記第１の実施例でも
述べたように、ゲート電極１２に適当な電圧を印加する
ことにより、該ゲート電極１２直下の電子蓄積領域７は
空乏化される。
【０１２４】したがって、上記２本のゲート電極に挟ま
れた領域は量子ドットとなり、この領域に電子を孤立さ
せることができる。上記従来技術においても述べたよう
に、電子がゲート直下をかろうじてトンネルできない程
度のゲート電圧に設定しておき、さらに該２本のゲート
電極に高周波電圧を位相をπだけずらして印加すること
により、電子はソース−ドレイン間を一個一個シーケン
シャルに運ばれることが可能となる。この場合の電流Ｉ
は、Ｉ＝Ｍ・ｎefで表される。ここで、Ｍは伝導チャネ
ルの個数であり、本実施例では４チャネルの場合につい
て示してある。従来の単一電子デバイスではチャネル幅
を充分に狭くすることができず、そのため１０Ｋという
極低温下でしか動作しなかった。また、チャネル幅を充
分に狭くすることができなかったため、サイドゲートを
設けなければ単一電子デバイスとして機能せず、複数個
のチャネルを並列に設けることができないなどの問題点
があった。
れた領域は量子ドットとなり、この領域に電子を孤立さ
せることができる。上記従来技術においても述べたよう
に、電子がゲート直下をかろうじてトンネルできない程
度のゲート電圧に設定しておき、さらに該２本のゲート
電極に高周波電圧を位相をπだけずらして印加すること
により、電子はソース−ドレイン間を一個一個シーケン
シャルに運ばれることが可能となる。この場合の電流Ｉ
は、Ｉ＝Ｍ・ｎefで表される。ここで、Ｍは伝導チャネ
ルの個数であり、本実施例では４チャネルの場合につい
て示してある。従来の単一電子デバイスではチャネル幅
を充分に狭くすることができず、そのため１０Ｋという
極低温下でしか動作しなかった。また、チャネル幅を充
分に狭くすることができなかったため、サイドゲートを
設けなければ単一電子デバイスとして機能せず、複数個
のチャネルを並列に設けることができないなどの問題点
があった。
【０１２５】しかるに、本第１２の実施例においては、
上述したような構成としたことにより、チャネル幅を２
０ｎｍ程度まで狭くすることを容易に達成することがで
き、サイドゲートも不要になるため、多チャネル化を容
易に行うことができる。ここで、この単一電子デバイス
の多チャネル化は一個のデバイスに複数の機能を持たせ
る場合や、コンダクタンスを十分に取るためにも極めて
重要な要素技術である。
上述したような構成としたことにより、チャネル幅を２
０ｎｍ程度まで狭くすることを容易に達成することがで
き、サイドゲートも不要になるため、多チャネル化を容
易に行うことができる。ここで、この単一電子デバイス
の多チャネル化は一個のデバイスに複数の機能を持たせ
る場合や、コンダクタンスを十分に取るためにも極めて
重要な要素技術である。
【０１２６】このように本第１２の実施例においては、
半絶縁性のＧａＡｓ基板上１に、バッファ層であるアン
ドープＧａＡｓ層２，及びアンドープＡｌＧａＡｓスペ
ーサ層３と、ｎ−ＡｌＧａＡｓ電子供給層４と、ｎ−Ｇ
ａＡｓ層５とが順次積層された構造を有し、上記アンド
ープＡｌＧａＡｓスペーサ層３の一部が４つの逆三角形
形状を有する形状に、かつｎ−ＡｌＧａＡｓ電子供給層
４が該逆三角形形状のエッチング領域を埋め込むように
形成され、かつ半導体層構造の上面に、２つのゲート電
極１２を相近接して配置し、該２つのゲート電極１２を
はさんで対向する領域に、ソース電極１０及びドレイン
電極１１を、上記ゲート電極１２を挟んで対向するよう
配置し、該ゲート電極１２に適当な電圧を印加すること
により、該ゲート電極１２直下の電子蓄積領域７を空乏
化させて、該２本のゲート電極に挟まれた領域を量子ド
ットとし、これによりこの領域に電子を孤立させ、かつ
該２本のゲート電極に高周波電圧を位相をπだけずらし
て印加することにより、電子がソース、ドレイン間を一
個一個シーケンシャルに運ばれるようにした。従って、
従来の単一電子デバイスでは、チャネル幅を充分に狭く
することができず、そのため１０Ｋという極低温下でし
か動作させることができず、またチャネル幅を充分に狭
くすることができなかったためサイドゲートを設けなけ
れば単一電子デバイスとして機能せず、複数個のチャネ
ルを並列に設けることができないものであったが、本第
１２の実施例においては、上述の構成により、チャネル
幅を２０ｎｍ程度まで容易に狭くすることができ、かつ
サイドゲートも不要になるため、多チャネル化を容易に
行うことができる。この単一電子デバイスの多チャネル
化は、一個のデバイスに複数の機能を持たせる場合や、
コンダクタンスを十分に取るために極めて重要な要素技
術であり、この単一電子デバイスの多チャネル化を容易
に達成でき、かつその高移動度のために高速動作の可能
な論理素子を得られる本実施例は、きわめて有用な効果
を奏するものである。
半絶縁性のＧａＡｓ基板上１に、バッファ層であるアン
ドープＧａＡｓ層２，及びアンドープＡｌＧａＡｓスペ
ーサ層３と、ｎ−ＡｌＧａＡｓ電子供給層４と、ｎ−Ｇ
ａＡｓ層５とが順次積層された構造を有し、上記アンド
ープＡｌＧａＡｓスペーサ層３の一部が４つの逆三角形
形状を有する形状に、かつｎ−ＡｌＧａＡｓ電子供給層
４が該逆三角形形状のエッチング領域を埋め込むように
形成され、かつ半導体層構造の上面に、２つのゲート電
極１２を相近接して配置し、該２つのゲート電極１２を
はさんで対向する領域に、ソース電極１０及びドレイン
電極１１を、上記ゲート電極１２を挟んで対向するよう
配置し、該ゲート電極１２に適当な電圧を印加すること
により、該ゲート電極１２直下の電子蓄積領域７を空乏
化させて、該２本のゲート電極に挟まれた領域を量子ド
ットとし、これによりこの領域に電子を孤立させ、かつ
該２本のゲート電極に高周波電圧を位相をπだけずらし
て印加することにより、電子がソース、ドレイン間を一
個一個シーケンシャルに運ばれるようにした。従って、
従来の単一電子デバイスでは、チャネル幅を充分に狭く
することができず、そのため１０Ｋという極低温下でし
か動作させることができず、またチャネル幅を充分に狭
くすることができなかったためサイドゲートを設けなけ
れば単一電子デバイスとして機能せず、複数個のチャネ
ルを並列に設けることができないものであったが、本第
１２の実施例においては、上述の構成により、チャネル
幅を２０ｎｍ程度まで容易に狭くすることができ、かつ
サイドゲートも不要になるため、多チャネル化を容易に
行うことができる。この単一電子デバイスの多チャネル
化は、一個のデバイスに複数の機能を持たせる場合や、
コンダクタンスを十分に取るために極めて重要な要素技
術であり、この単一電子デバイスの多チャネル化を容易
に達成でき、かつその高移動度のために高速動作の可能
な論理素子を得られる本実施例は、きわめて有用な効果
を奏するものである。
【０１２７】実施例１３．図１０(a) ，(b) はこの発明
の第１３の実施例による単一電子論理素子の上面図，及
び断面構造図を示す。図中の一点鎖線は、電子蓄積領域
７ａ，７ｂの位置を示している。本第１１の実施例は、
上記第１０の実施例と基本結晶構造は同一であるが、２
組のゲート電極１２ａ，１２ｂがともにソース電極１
０，ドレイン電極１１間の各チャネルにわたって設けら
れていることが特徴である。
の第１３の実施例による単一電子論理素子の上面図，及
び断面構造図を示す。図中の一点鎖線は、電子蓄積領域
７ａ，７ｂの位置を示している。本第１１の実施例は、
上記第１０の実施例と基本結晶構造は同一であるが、２
組のゲート電極１２ａ，１２ｂがともにソース電極１
０，ドレイン電極１１間の各チャネルにわたって設けら
れていることが特徴である。
【０１２８】次に本実施例１３の動作原理について説明
する。上記第１２の実施例でも述べたように、上記ゲー
ト電極１２ａ，１２ｂに適当なゲート電圧を印加し、さ
らに該２つのゲート電極１２ａ，１２ｂに高周波電圧を
位相をπだけずらして印加することにより、ソース電極
１０，ドレイン電極１１間の電流値を電子一個のレベル
で正確に量子化することができる。本第１３の実施例で
は、第１ゲート電極１２ａと、第２のゲート電極１２ｂ
が直列に、即ち、該両ゲート電極が、上記２つの電子蓄
積領域７ａ，７ｂ上にともに入るように設けられてお
り、両ゲート電極１２ａ，１２ｂに、同時に高周波電圧
が印加された場合にのみソース、ドレイン間がＯＮ状態
になる。第１ゲート電極１２ａをＡ、第２ゲート電極１
２ｂをＢとすると、該両者Ａ，Ｂと、そのときのソー
ス、ドレイン間の出力Ｘとの間の関係を示す真理値表は
図１２(a) に示すようになり、本素子がＡＮＤゲートと
して動作することを示している。
する。上記第１２の実施例でも述べたように、上記ゲー
ト電極１２ａ，１２ｂに適当なゲート電圧を印加し、さ
らに該２つのゲート電極１２ａ，１２ｂに高周波電圧を
位相をπだけずらして印加することにより、ソース電極
１０，ドレイン電極１１間の電流値を電子一個のレベル
で正確に量子化することができる。本第１３の実施例で
は、第１ゲート電極１２ａと、第２のゲート電極１２ｂ
が直列に、即ち、該両ゲート電極が、上記２つの電子蓄
積領域７ａ，７ｂ上にともに入るように設けられてお
り、両ゲート電極１２ａ，１２ｂに、同時に高周波電圧
が印加された場合にのみソース、ドレイン間がＯＮ状態
になる。第１ゲート電極１２ａをＡ、第２ゲート電極１
２ｂをＢとすると、該両者Ａ，Ｂと、そのときのソー
ス、ドレイン間の出力Ｘとの間の関係を示す真理値表は
図１２(a) に示すようになり、本素子がＡＮＤゲートと
して動作することを示している。
【０１２９】このようにこの発明の第１１の実施例にお
いては、上記第１０の実施例と同じ基本結晶構造におい
て、２組のゲート電極１２ａ，１２ｂを、ソース電極１
０，ドレイン電極１１間に配置的に直列に、即ち、上記
両ゲート電極の組を上記各チャネル上にわたるように設
けたので、１個の単一電子デバイスのみでＡＮＤ回路を
構成することができ、かつその高移動度のために高速動
作の可能な論理素子を得られる効果がある。
いては、上記第１０の実施例と同じ基本結晶構造におい
て、２組のゲート電極１２ａ，１２ｂを、ソース電極１
０，ドレイン電極１１間に配置的に直列に、即ち、上記
両ゲート電極の組を上記各チャネル上にわたるように設
けたので、１個の単一電子デバイスのみでＡＮＤ回路を
構成することができ、かつその高移動度のために高速動
作の可能な論理素子を得られる効果がある。
【０１３０】実施例１４．図１１(a) ，(b) はこの発明
の第１４の実施例による単一電子論理素子の上面図，及
び断面構造図を示す。図中の一点鎖線は、電子蓄積領域
７ａ，７ｂの位置を示している。本第１４の実施例は、
上記第１２の実施例と基本結晶構造は同一であるが、２
組のゲート電極１２ａ，１２ｂを、そのそれぞれが、電
子蓄積領域７ａ，７ｂの一方の上に位置し、該チャネル
の量子ドットの電流をＯＮ，ＯＦＦできるように、ソー
ス電極１０，ドレイン電極１１間に設けられていること
が特徴である。
の第１４の実施例による単一電子論理素子の上面図，及
び断面構造図を示す。図中の一点鎖線は、電子蓄積領域
７ａ，７ｂの位置を示している。本第１４の実施例は、
上記第１２の実施例と基本結晶構造は同一であるが、２
組のゲート電極１２ａ，１２ｂを、そのそれぞれが、電
子蓄積領域７ａ，７ｂの一方の上に位置し、該チャネル
の量子ドットの電流をＯＮ，ＯＦＦできるように、ソー
ス電極１０，ドレイン電極１１間に設けられていること
が特徴である。
【０１３１】次に本実施例の動作原理について説明す
る。本第１４の実施例では、第１ゲート電極１２ａと、
第２ゲート電極１２ｂがソース電極１０，ドレイン電極
１１間に配置的に並列に、即ち、該各ゲート電極が電子
蓄積領域７ａ，７ｂの一方の上のみに入るように設けら
れており、従って、該両ゲート電極１２ａ，１２ｂの少
なくとも一方に高周波電圧が印加された場合、ソース、
ドレイン間がＯＮ状態になる。即ち、第１ゲート電極１
２ａをＡ，第２ゲート電極１２ｂをＢとすると、該両者
Ａ，Ｂと、そのときのソース、ドレイン間の出力Ｘとの
間の関係を示す真理値表は図１２(b) に示すようにな
り、本素子がＯＲゲートとして動作することを示してい
る。
る。本第１４の実施例では、第１ゲート電極１２ａと、
第２ゲート電極１２ｂがソース電極１０，ドレイン電極
１１間に配置的に並列に、即ち、該各ゲート電極が電子
蓄積領域７ａ，７ｂの一方の上のみに入るように設けら
れており、従って、該両ゲート電極１２ａ，１２ｂの少
なくとも一方に高周波電圧が印加された場合、ソース、
ドレイン間がＯＮ状態になる。即ち、第１ゲート電極１
２ａをＡ，第２ゲート電極１２ｂをＢとすると、該両者
Ａ，Ｂと、そのときのソース、ドレイン間の出力Ｘとの
間の関係を示す真理値表は図１２(b) に示すようにな
り、本素子がＯＲゲートとして動作することを示してい
る。
【０１３２】このようなこの発明の第１４の実施例によ
れば、上記第１０の実施例と同じ基本結晶構造におい
て、２組のゲート電極１２ａ，１２ｂを、ソース電極１
０，ドレイン電極１１間に並列に設けたので、１個の単
一電子デバイスのみでＯＲ回路を構成することができる
効果が得られる。従って、その高移動度のために高速動
作の可能な論理素子を得られる効果がある。
れば、上記第１０の実施例と同じ基本結晶構造におい
て、２組のゲート電極１２ａ，１２ｂを、ソース電極１
０，ドレイン電極１１間に並列に設けたので、１個の単
一電子デバイスのみでＯＲ回路を構成することができる
効果が得られる。従って、その高移動度のために高速動
作の可能な論理素子を得られる効果がある。
【０１３３】実施例１５．図１３(a) ，(b) は、この発
明の第１５の実施例による単一電子デバイスの上面図，
及び断面構造図を示す。本実施例１５は、ソース電極１
０と、ドレイン電極１１との間に、電子蓄積領域７ａ，
７ｂ，７ｃ，７ｄにより形成される各チャネルに、各一
対の一組づつのゲート電極１２ａ，１２ｂ，１２ｃ，１
２ｄがその各チャネルをＯＮ，ＯＦＦできるように配置
して構成したものである。
明の第１５の実施例による単一電子デバイスの上面図，
及び断面構造図を示す。本実施例１５は、ソース電極１
０と、ドレイン電極１１との間に、電子蓄積領域７ａ，
７ｂ，７ｃ，７ｄにより形成される各チャネルに、各一
対の一組づつのゲート電極１２ａ，１２ｂ，１２ｃ，１
２ｄがその各チャネルをＯＮ，ＯＦＦできるように配置
して構成したものである。
【０１３４】このような本実施例１５の構成において
は、一本のチャネル７ａ，７ｂ，７ｃ，７ｄのＯＮ状態
における電流値をＩ＝ｎef（Ａ）とすると、２本のチャ
ネルがＯＮとなった場合には、流れる電流値は、２Ｉ
（Ａ）、Ｍ本のチャネルがＯＮとなった場合には、流れ
る電流はＭＩ（Ａ）の電流となり、このようにして、Ｍ
段階の電流値を情報単位として転送することができる。
は、一本のチャネル７ａ，７ｂ，７ｃ，７ｄのＯＮ状態
における電流値をＩ＝ｎef（Ａ）とすると、２本のチャ
ネルがＯＮとなった場合には、流れる電流値は、２Ｉ
（Ａ）、Ｍ本のチャネルがＯＮとなった場合には、流れ
る電流はＭＩ（Ａ）の電流となり、このようにして、Ｍ
段階の電流値を情報単位として転送することができる。
【０１３５】このような本実施例１５による単一電子デ
バイスにおいては、ソース電極１０と、ドレイン電極１
１との間に、電子蓄積領域７ａ〜７ｄにより形成される
各チャネルを、各一対のゲート電極１２ａでＯＮ，ＯＦ
Ｆできるように配置して構成したので、そのＯＮ，ＯＦ
Ｆするチャネルの数を制御することにより、Ｍ段階の電
流値を情報単位として転送することのできる単一電子デ
バイスを得られる効果がある。かつその高移動度のため
に高速動作の可能な論理素子を得られる効果がある。
バイスにおいては、ソース電極１０と、ドレイン電極１
１との間に、電子蓄積領域７ａ〜７ｄにより形成される
各チャネルを、各一対のゲート電極１２ａでＯＮ，ＯＦ
Ｆできるように配置して構成したので、そのＯＮ，ＯＦ
Ｆするチャネルの数を制御することにより、Ｍ段階の電
流値を情報単位として転送することのできる単一電子デ
バイスを得られる効果がある。かつその高移動度のため
に高速動作の可能な論理素子を得られる効果がある。
【０１３６】実施例１６．図１４(a) ，(b) はこの発明
の第１６の実施例による単一電子デバイス（情報転送素
子）の上面図，及び断面構造図を示す。本第１６の実施
例は、上記実施例１３と同様、各チャネル７ａ，７ｂ，
７ｃ，７ｄにそれぞれ一対の一組のゲート電極１２ａ，
１２ｂ，１２ｃ，１２ｄを配置するとともに、各々のチ
ャネルに独立したドレイン電極１１ａ，１１ｂ，１１
ｃ，１１ｄを設けて構成したものである。
の第１６の実施例による単一電子デバイス（情報転送素
子）の上面図，及び断面構造図を示す。本第１６の実施
例は、上記実施例１３と同様、各チャネル７ａ，７ｂ，
７ｃ，７ｄにそれぞれ一対の一組のゲート電極１２ａ，
１２ｂ，１２ｃ，１２ｄを配置するとともに、各々のチ
ャネルに独立したドレイン電極１１ａ，１１ｂ，１１
ｃ，１１ｄを設けて構成したものである。
【０１３７】本第１６の実施例においては、各チャネル
にそれぞれ一対の一組のゲート電極を配置するととも
に、各々のチャネルに独立したドレイン電極を設けたの
で、各々チャネルを１ビットとした情報転送を行うこと
ができる。かつその高移動度のために高速動作の可能な
論理素子を得られる効果がある。
にそれぞれ一対の一組のゲート電極を配置するととも
に、各々のチャネルに独立したドレイン電極を設けたの
で、各々チャネルを１ビットとした情報転送を行うこと
ができる。かつその高移動度のために高速動作の可能な
論理素子を得られる効果がある。
【０１３８】なお、上記の説明に用いた図１４では、４
ビットの例を図示したが、同様にして８ビット、１６ビ
ットの情報転送素子も作製可能であることは勿論であ
る。
ビットの例を図示したが、同様にして８ビット、１６ビ
ットの情報転送素子も作製可能であることは勿論であ
る。
【０１３９】実施例１７．図１５(a) ，(b) はこの発明
の第１７の実施例による単一電子デバイスの、それぞれ
（０／１１）断面の断面構造図、（０１１）断面の断面
構造図を示している。
の第１７の実施例による単一電子デバイスの、それぞれ
（０／１１）断面の断面構造図、（０１１）断面の断面
構造図を示している。
【０１４０】この発明の第１７の実施例による単一電子
デバイスは、上記実施例１０の単一電子デバイスと同等
の素子を構成するものであるが、半絶縁性のＧａＡｓ基
板１上に、アンドープＧａＡｓ層２及びアンドープＡｌ
0.3 Ｇａ0.3 Ａｓスペーサ層３と、ｎ−Ａｌ0.3 Ｇａ0.
3 Ａｓ電子供給層４と、ｎ−ＧａＡｓ層５とが順次積層
された構造を有しており、上記アンドープＡｌＧａＡｓ
スペーサ層３の一部が図１５(b) に示すように断面が逆
三角形形状にエッチングされており、かつ凹部の深さが
長手方向にそって周期的に変化しており、即ち、エッチ
ング深さの深い領域が３箇所（３ａ，３ｃ，３ｅ），エ
ッチング深さの浅い領域が２箇所（３ｂ，３ｄ）形成さ
れ、上記ＡｌＧａＡｓ電子供給層４が凹凸の周期構造を
埋め込むように形成されており、かつ半導体層構造の上
面に、複数個の近接したゲート電極１２をはさんで対向
する領域に、ソース電極１１とドレイン電極１０が配置
されて構成されたものである。
デバイスは、上記実施例１０の単一電子デバイスと同等
の素子を構成するものであるが、半絶縁性のＧａＡｓ基
板１上に、アンドープＧａＡｓ層２及びアンドープＡｌ
0.3 Ｇａ0.3 Ａｓスペーサ層３と、ｎ−Ａｌ0.3 Ｇａ0.
3 Ａｓ電子供給層４と、ｎ−ＧａＡｓ層５とが順次積層
された構造を有しており、上記アンドープＡｌＧａＡｓ
スペーサ層３の一部が図１５(b) に示すように断面が逆
三角形形状にエッチングされており、かつ凹部の深さが
長手方向にそって周期的に変化しており、即ち、エッチ
ング深さの深い領域が３箇所（３ａ，３ｃ，３ｅ），エ
ッチング深さの浅い領域が２箇所（３ｂ，３ｄ）形成さ
れ、上記ＡｌＧａＡｓ電子供給層４が凹凸の周期構造を
埋め込むように形成されており、かつ半導体層構造の上
面に、複数個の近接したゲート電極１２をはさんで対向
する領域に、ソース電極１１とドレイン電極１０が配置
されて構成されたものである。
【０１４１】本実施例１７の構造によると、上記実施例
６でも示したように、スペーサ層３が薄い領域（３ａ，
３ｃ，３ｅ）では、電子が高濃度に蓄積されるのに対
し、スペーサ層３の厚い領域（３ｂ，３ｄ）では電子が
わずかしか蓄積されず、結果的に、図６(b) に示すよう
な濃度分布が実現される。従って、適度なバイアス電圧
の下では、周期構造に挟まれた領域の電子を孤立させる
ことができ、この状態でゲート電極１２に高周波電圧を
印加することにより、上記実施例１２と同様、単一電子
デバイスを実現することができる。
６でも示したように、スペーサ層３が薄い領域（３ａ，
３ｃ，３ｅ）では、電子が高濃度に蓄積されるのに対
し、スペーサ層３の厚い領域（３ｂ，３ｄ）では電子が
わずかしか蓄積されず、結果的に、図６(b) に示すよう
な濃度分布が実現される。従って、適度なバイアス電圧
の下では、周期構造に挟まれた領域の電子を孤立させる
ことができ、この状態でゲート電極１２に高周波電圧を
印加することにより、上記実施例１２と同様、単一電子
デバイスを実現することができる。
【０１４２】本第１７の実施例は、上記実施例１２と同
様の機能を、上記実施例６で示した基本結晶構造を用い
て構成したものであり、このような本第１７の実施例に
よれば、上述のように構成したことにより、チャネル幅
を２０ｎｍ程度まで狭くすることを容易に達成でき、サ
イドゲートも不要になるため、多チャネル化を容易に行
うことができる。しかも、該単一電子デバイスは、その
高移動度のために高速動作の可能な論理素子としてこれ
を得ることができる。
様の機能を、上記実施例６で示した基本結晶構造を用い
て構成したものであり、このような本第１７の実施例に
よれば、上述のように構成したことにより、チャネル幅
を２０ｎｍ程度まで狭くすることを容易に達成でき、サ
イドゲートも不要になるため、多チャネル化を容易に行
うことができる。しかも、該単一電子デバイスは、その
高移動度のために高速動作の可能な論理素子としてこれ
を得ることができる。
【０１４３】実施例１８．上記実施例１７は上記実施例
１２と同様の機能を、上記実施例６で示した基本結晶構
造を用いて構成したものであった。これと同様に、上記
実施例６で示した結晶構造を用いて、上記実施例１３な
いし１６に示すデバイスを構成することもできる。
１２と同様の機能を、上記実施例６で示した基本結晶構
造を用いて構成したものであった。これと同様に、上記
実施例６で示した結晶構造を用いて、上記実施例１３な
いし１６に示すデバイスを構成することもできる。
【０１４４】実施例１９．上記実施例１ないし１８に記
載した発明は、本実施例の発明者が以前に行った量子細
線に関する発明（特開平４−１９９５１９）を基本とし
てこれを発展させることにより、量子細線の長手方向に
周期的ポテンシャルを導入することで、量子細線超格子
や、単一電子デバイスを形成するようにしたものであ
る。
載した発明は、本実施例の発明者が以前に行った量子細
線に関する発明（特開平４−１９９５１９）を基本とし
てこれを発展させることにより、量子細線の長手方向に
周期的ポテンシャルを導入することで、量子細線超格子
や、単一電子デバイスを形成するようにしたものであ
る。
【０１４５】上記特開平４−１９９５１９では、半絶縁
性のＧａＡｓ基板１上に、アンドープＧａＡｓ層２及び
アンドープＡｌＧａＡｓスペーサ層３と、ｎ−ＡｌＧａ
Ａｓ電子供給層４と、ｎ−ＧａＡｓ層５とが順次積層さ
れた構造を有しており、上記アンドープＡｌＧａＡｓス
ペーサ層３の一部が逆三角形状にエッチングされてお
り、ｎ−ＡｌＧａＡｓ電子供給層４が逆三角形状のエッ
チング領域を埋め込むように形成されて構成された例に
ついて説明した。
性のＧａＡｓ基板１上に、アンドープＧａＡｓ層２及び
アンドープＡｌＧａＡｓスペーサ層３と、ｎ−ＡｌＧａ
Ａｓ電子供給層４と、ｎ−ＧａＡｓ層５とが順次積層さ
れた構造を有しており、上記アンドープＡｌＧａＡｓス
ペーサ層３の一部が逆三角形状にエッチングされてお
り、ｎ−ＡｌＧａＡｓ電子供給層４が逆三角形状のエッ
チング領域を埋め込むように形成されて構成された例に
ついて説明した。
【０１４６】しかし、その後の検討により、チャネル層
にＧａＡｓを用いる代わりにＩｎ0.15Ｇａ0.85Ａｓを用
いることで、さらに高移動度でしかも電子濃度が高くで
きることが明らかになった。したがって量子細線の基本
構造を請求項１９ないし２３に示す構造とすることによ
り、良質な量子細線を形成でき、量子細線超格子を単一
電子デバイスに適用した場合にも優れた特性を容易に得
ることができる効果がある。
にＧａＡｓを用いる代わりにＩｎ0.15Ｇａ0.85Ａｓを用
いることで、さらに高移動度でしかも電子濃度が高くで
きることが明らかになった。したがって量子細線の基本
構造を請求項１９ないし２３に示す構造とすることによ
り、良質な量子細線を形成でき、量子細線超格子を単一
電子デバイスに適用した場合にも優れた特性を容易に得
ることができる効果がある。
【０１４７】
【発明の効果】以上のようにこの発明にかかる半導体装
置によれば、半絶縁性の半導体基板上に、少なくとも第
１種の半導体からなるアンドープ層と、上記第１種の半
導体より電子親和力の小さい第２種の半導体からなるア
ンドープスペーサ層と、上記第２種の半導体からなるｎ
型の電子供給層が順次積層された半導体層構造を有して
おり、上記第２種の半導体からなるアンドープスペーサ
層が、凹凸の周期構造を有し、上記第２種の半導体から
なるｎ型の電子供給層が、上記凹凸の周期構造を埋め込
むように形成されており、かつ半導体層構造の上面には
複数個のショットキー電極が、上記アンドープスペーサ
層の凹凸の周期構造の該凹凸の現れる断面と直交する方
向に周期的に配置されており、該ショットキー電極に電
圧を印加することにより、電子を上記凹凸の周期構造内
に閉じ込めるとともに、該閉じ込めた周期構造内の隣接
する電子相互間の結合を、上記ショットキー電極への周
期的な電圧の印加により弱めたり強めたりすることによ
り、量子細線超格子を構成することができる効果があ
る。
置によれば、半絶縁性の半導体基板上に、少なくとも第
１種の半導体からなるアンドープ層と、上記第１種の半
導体より電子親和力の小さい第２種の半導体からなるア
ンドープスペーサ層と、上記第２種の半導体からなるｎ
型の電子供給層が順次積層された半導体層構造を有して
おり、上記第２種の半導体からなるアンドープスペーサ
層が、凹凸の周期構造を有し、上記第２種の半導体から
なるｎ型の電子供給層が、上記凹凸の周期構造を埋め込
むように形成されており、かつ半導体層構造の上面には
複数個のショットキー電極が、上記アンドープスペーサ
層の凹凸の周期構造の該凹凸の現れる断面と直交する方
向に周期的に配置されており、該ショットキー電極に電
圧を印加することにより、電子を上記凹凸の周期構造内
に閉じ込めるとともに、該閉じ込めた周期構造内の隣接
する電子相互間の結合を、上記ショットキー電極への周
期的な電圧の印加により弱めたり強めたりすることによ
り、量子細線超格子を構成することができる効果があ
る。
【０１４８】またこの発明によれば、上記半導体装置に
おいて、上記半導体基板がＧａＡｓ基板であり、上記第
１種の半導体がＧａＡｓであり、上記第２種の半導体が
ＡｌＧａＡｓであるものとしたので、上記量子細線超格
子を実現することができる。
おいて、上記半導体基板がＧａＡｓ基板であり、上記第
１種の半導体がＧａＡｓであり、上記第２種の半導体が
ＡｌＧａＡｓであるものとしたので、上記量子細線超格
子を実現することができる。
【０１４９】またこの発明によれば、上記半導体装置に
おいて、上記半導体基板がＧａＡｓ基板であり、上記半
導体層構造は、少なくとも、Ｉｎを添加した第１種の半
導体よりなるアンドープＩｎＧａＡｓ層と、第２種の半
導体よりなるアンドープＡｌＧａＡｓスペーサ層と、第
２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層とが
順次積層された構造であるものとしたので、量子細線超
格子を実現することができる。
おいて、上記半導体基板がＧａＡｓ基板であり、上記半
導体層構造は、少なくとも、Ｉｎを添加した第１種の半
導体よりなるアンドープＩｎＧａＡｓ層と、第２種の半
導体よりなるアンドープＡｌＧａＡｓスペーサ層と、第
２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層とが
順次積層された構造であるものとしたので、量子細線超
格子を実現することができる。
【０１５０】またこの発明によれば、上記半導体装置に
おいて、上記半導体基板がＧａＡｓ基板であり、上記半
導体層構造は、少なくとも、アンドープＧａＡｓ層と、
Ｉｎを添加した第１種の半導体よりなるアンドープＩｎ
ＧａＡｓ層と、第２種の半導体よりなるアンドープＡｌ
ＧａＡｓスペーサ層と、第２種の半導体よりなるｎ−Ａ
ｌＧａＡｓ電子供給層とが順次積層された構造であるも
のとしたので、量子細線超格子を実現することができ
る。
おいて、上記半導体基板がＧａＡｓ基板であり、上記半
導体層構造は、少なくとも、アンドープＧａＡｓ層と、
Ｉｎを添加した第１種の半導体よりなるアンドープＩｎ
ＧａＡｓ層と、第２種の半導体よりなるアンドープＡｌ
ＧａＡｓスペーサ層と、第２種の半導体よりなるｎ−Ａ
ｌＧａＡｓ電子供給層とが順次積層された構造であるも
のとしたので、量子細線超格子を実現することができ
る。
【０１５１】またこの発明によれば、上記半導体装置に
おいて、上記半導体基板がＩｎＰ基板であり、上記第１
種の半導体がＩｎＧａＡｓであり、上記第２種の半導体
がＡｌＩｎＡｓであるものとしたので、量子細線超格子
を実現することができる。
おいて、上記半導体基板がＩｎＰ基板であり、上記第１
種の半導体がＩｎＧａＡｓであり、上記第２種の半導体
がＡｌＩｎＡｓであるものとしたので、量子細線超格子
を実現することができる。
【０１５２】またこの発明によれば、上記半導体装置に
おいて、上記半導体基板がＩｎＰ基板であり、上記半導
体層構造は、少なくとも、第１種の半導体よりなるアン
ドープＩｎＧａＡｓ層と、第２種の半導体よりなるアン
ドープＡｌＩｎＡｓスペーサ層と、第２種の半導体より
なるｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された構
造であるものとしたので、量子細線超格子を実現するこ
とができる。
おいて、上記半導体基板がＩｎＰ基板であり、上記半導
体層構造は、少なくとも、第１種の半導体よりなるアン
ドープＩｎＧａＡｓ層と、第２種の半導体よりなるアン
ドープＡｌＩｎＡｓスペーサ層と、第２種の半導体より
なるｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された構
造であるものとしたので、量子細線超格子を実現するこ
とができる。
【０１５３】またこの発明によれば、上記半導体装置に
おいて、上記半導体基板がＩｎＰ基板であり、上記半導
体層構造は、少なくとも、アンドープＡｌＩｎＡｓ層
と、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＩｎＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ
電子供給層とが順次積層された構造であるものとしたの
で、量子細線超格子を実現することができる。
おいて、上記半導体基板がＩｎＰ基板であり、上記半導
体層構造は、少なくとも、アンドープＡｌＩｎＡｓ層
と、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＩｎＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ
電子供給層とが順次積層された構造であるものとしたの
で、量子細線超格子を実現することができる。
【０１５４】またこの発明によれば、上記半導体装置に
おいて、上記半導体基板がＩｎＰ基板であり、上記半導
体層構造は、少なくとも、アンドープＡｌＩｎＡｓ層
と、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＩｎＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ
電子供給層と、アンドープＡｌＩｎＡｓキャップ層とが
順次積層された構造を有しているものとしたので、量子
細線超格子を実現することができる。
おいて、上記半導体基板がＩｎＰ基板であり、上記半導
体層構造は、少なくとも、アンドープＡｌＩｎＡｓ層
と、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＩｎＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＩｎＡｓ
電子供給層と、アンドープＡｌＩｎＡｓキャップ層とが
順次積層された構造を有しているものとしたので、量子
細線超格子を実現することができる。
【０１５５】またこの発明によれば、上記半導体装置に
おいて、上記アンドープスペーサ層の凹凸の周期構造の
形状が、三角形状の断面であるものとしたので、量子細
線超格子を実現することができる。
おいて、上記アンドープスペーサ層の凹凸の周期構造の
形状が、三角形状の断面であるものとしたので、量子細
線超格子を実現することができる。
【０１５６】またこの発明によれば、上記半導体装置に
おいて、上記アンドープスペーサ層の凹凸の周期構造の
斜面が、（１１１）Ｂ面で構成されているものとしたの
で、量子細線超格子を実現することができる。
おいて、上記アンドープスペーサ層の凹凸の周期構造の
斜面が、（１１１）Ｂ面で構成されているものとしたの
で、量子細線超格子を実現することができる。
【０１５７】またこの発明によれば、上記半導体装置に
おいて、記アンドープスペーサ層がもつ凹凸の周期構造
は、その凹部の深さが長手方向にそって周期的に変化し
ているものとしたので、量子細線超格子を実現すること
ができる。
おいて、記アンドープスペーサ層がもつ凹凸の周期構造
は、その凹部の深さが長手方向にそって周期的に変化し
ているものとしたので、量子細線超格子を実現すること
ができる。
【０１５８】またこの発明にかかる半導体レーザの製造
方法によれば、上記請求項１記載の半導体装置を製造す
る方法であって、半絶縁性の半導体基板上に、少なくと
も第１種の半導体からなるアンドープ層と、上記第１種
の半導体より電子親和力の小さい第２種の半導体からな
るアンドープスペーサ層が順次積層された構造を成長す
る工程と、上記第２種の半導体からなるアンドープスペ
ーサ層を、凹凸の周期構造を有するよう加工する工程
と、第２種の半導体からなるｎ型の電子供給層を、上記
アンドープスペーサ層の凹凸の周期構造を埋め込むよう
に形成する工程と、上記半導体層構造の上面に複数個の
ショットキー電極を、上記アンドープスペーサ層の凹凸
の周期構造と直交する方向に周期的に配置形成する工程
とを備えたものとしたので、量子細線超格子を構成する
半導体装置を製造することができる効果がある。
方法によれば、上記請求項１記載の半導体装置を製造す
る方法であって、半絶縁性の半導体基板上に、少なくと
も第１種の半導体からなるアンドープ層と、上記第１種
の半導体より電子親和力の小さい第２種の半導体からな
るアンドープスペーサ層が順次積層された構造を成長す
る工程と、上記第２種の半導体からなるアンドープスペ
ーサ層を、凹凸の周期構造を有するよう加工する工程
と、第２種の半導体からなるｎ型の電子供給層を、上記
アンドープスペーサ層の凹凸の周期構造を埋め込むよう
に形成する工程と、上記半導体層構造の上面に複数個の
ショットキー電極を、上記アンドープスペーサ層の凹凸
の周期構造と直交する方向に周期的に配置形成する工程
とを備えたものとしたので、量子細線超格子を構成する
半導体装置を製造することができる効果がある。
【０１５９】またこの発明によれば、上記半導体装置の
製造方法において、上記第２種の半導体からなるアンド
ープスペーサ層を、凹凸の周期構造を有するよう加工す
る工程を、上記成長した第２種半導体からなるアンドー
プスペーサ層に対し、上記第２種の半導体をエッチング
するエッチングガスと、Ｖ族ガスと、水素ガスとを同時
に供給した雰囲気下で、４５０℃以下の温度で表面クリ
ーニングした後，上記第２種の半導体をエッチングする
エッチングガスと、Ｖ族ガスと、水素ガスとを同時に供
給した雰囲気下で、４５０℃以上の温度でガスエッチン
グして行うものとしたので、上記アンドープスペーサ層
のガスエッチングにより上記凹凸の周期構造を高精度に
形成できる。
製造方法において、上記第２種の半導体からなるアンド
ープスペーサ層を、凹凸の周期構造を有するよう加工す
る工程を、上記成長した第２種半導体からなるアンドー
プスペーサ層に対し、上記第２種の半導体をエッチング
するエッチングガスと、Ｖ族ガスと、水素ガスとを同時
に供給した雰囲気下で、４５０℃以下の温度で表面クリ
ーニングした後，上記第２種の半導体をエッチングする
エッチングガスと、Ｖ族ガスと、水素ガスとを同時に供
給した雰囲気下で、４５０℃以上の温度でガスエッチン
グして行うものとしたので、上記アンドープスペーサ層
のガスエッチングにより上記凹凸の周期構造を高精度に
形成できる。
【０１６０】またこの発明によれば、上記半導体装置の
製造方法において、上記第２種半導体アンドープスペー
サ層であるＡｌＧａＡｓ層上に、該ＡｌＧａＡｓ層を積
層する工程に連続してＧａＡｓキャップ層を形成する工
程をさらに含み、上記第２種半導体アンドープスペーサ
層を、凹凸の周期構造を有するよう加工する工程を、上
記ＧａＡｓキャップ層に対し、上記ＡｌＧａＡｓをエッ
チングするエッチンガスと、Ｖ族ガスと、水素ガスとを
同時に供給した雰囲気下で、４５０℃以下の温度で表面
クリーニングした後，ＧａＡｓ，及びＡｌＧａＡｓをエ
ッチングするエッチングガスと、Ｖ族ガスと、水素ガス
とを同時に供給した雰囲気下で、上記ＧａＡｓキャップ
層，及び第２種半導体アンドープスペーサ層を、４５０
℃以上の温度でガスエッチングして行うものとしたの
で、上記アンドープスペーサ層のガスエッチングにより
上記凹凸の周期構造を高精度に形成できる。
製造方法において、上記第２種半導体アンドープスペー
サ層であるＡｌＧａＡｓ層上に、該ＡｌＧａＡｓ層を積
層する工程に連続してＧａＡｓキャップ層を形成する工
程をさらに含み、上記第２種半導体アンドープスペーサ
層を、凹凸の周期構造を有するよう加工する工程を、上
記ＧａＡｓキャップ層に対し、上記ＡｌＧａＡｓをエッ
チングするエッチンガスと、Ｖ族ガスと、水素ガスとを
同時に供給した雰囲気下で、４５０℃以下の温度で表面
クリーニングした後，ＧａＡｓ，及びＡｌＧａＡｓをエ
ッチングするエッチングガスと、Ｖ族ガスと、水素ガス
とを同時に供給した雰囲気下で、上記ＧａＡｓキャップ
層，及び第２種半導体アンドープスペーサ層を、４５０
℃以上の温度でガスエッチングして行うものとしたの
で、上記アンドープスペーサ層のガスエッチングにより
上記凹凸の周期構造を高精度に形成できる。
【０１６１】またこの発明によれば、上記半導体装置の
製造方法において、上記第２種の半導体であるＧａＡ
ｓ，又はＡｌＩｎＡｓをエッチングするエッチングガス
として、塩素を含むガス、臭素を含むガス、ヨウ素を含
むガスのいずれかを用いるものとしたので、上記アンド
ープスペーサ層のガスエッチングにより上記凹凸の周期
構造を高精度に形成できる。
製造方法において、上記第２種の半導体であるＧａＡ
ｓ，又はＡｌＩｎＡｓをエッチングするエッチングガス
として、塩素を含むガス、臭素を含むガス、ヨウ素を含
むガスのいずれかを用いるものとしたので、上記アンド
ープスペーサ層のガスエッチングにより上記凹凸の周期
構造を高精度に形成できる。
【０１６２】またこの発明によれば、上記半導体装置の
製造方法において、上記第２種の半導体であるＡｌＧａ
Ａｓ，及び上記ＧａＡｓキャップ層をエッチングするエ
ッチングガスとして、塩素を含むガス、臭素を含むガ
ス、ヨウ素を含むガスのいずれかを用いるものとしたの
で、上記アンドープスペーサ層のガスエッチングにより
上記凹凸の周期構造を高精度に形成できる。
製造方法において、上記第２種の半導体であるＡｌＧａ
Ａｓ，及び上記ＧａＡｓキャップ層をエッチングするエ
ッチングガスとして、塩素を含むガス、臭素を含むガ
ス、ヨウ素を含むガスのいずれかを用いるものとしたの
で、上記アンドープスペーサ層のガスエッチングにより
上記凹凸の周期構造を高精度に形成できる。
【０１６３】またこの発明によれば、上記半導体装置の
製造方法において、上記ガスエッチングにより上記スペ
ーサ層の凹凸の周期構造の形成を行った後、同一チャン
バ内，あるいは該チャンバと結合した成長チャンバ内に
おいて、引きつづき上記電子供給層の成長を行うものと
したので、上記スペーサ層，及び電子供給層の形成を、
簡易に行うことができる。
製造方法において、上記ガスエッチングにより上記スペ
ーサ層の凹凸の周期構造の形成を行った後、同一チャン
バ内，あるいは該チャンバと結合した成長チャンバ内に
おいて、引きつづき上記電子供給層の成長を行うものと
したので、上記スペーサ層，及び電子供給層の形成を、
簡易に行うことができる。
【０１６４】またこの発明にかかる単一電子デバイスに
よれば、半絶縁性の半導体基板上に、少なくとも第１種
の半導体からなるアンドープ層と、上記第１種の半導体
より電子親和力の小さい第２種の半導体からなるアンド
ープスペーサ層と、上記第２種の半導体からなるｎ型の
電子供給層が順次積層された構造を有しており、上記第
２種の半導体からなるアンドープスペーサ層の一部が少
なくとも２箇所で断面逆三角形状にエッチングされてお
り、上記第２種の半導体からなるｎ型の電子供給層が、
上記アンドープスペーサ層の逆三角形状にエッチングさ
れた領域を埋め込むように形成されており、かつ半導体
層構造の上面に、上記逆三角形状の断面と垂直な方向に
並んで、複数の近接して配置されたゲート電極と、該複
数のゲート電極をはさんで対向するソース電極，及びド
レイン電極が配置され、上記アンドープスペーサ層中の
上記断面逆三角形状にエッチングされた領域間に挟まれ
た上記電子供給層の領域内に単一電子を存在させて動作
を行わしめるものとしたので、単一電子デバイスを構成
することができる効果がある。
よれば、半絶縁性の半導体基板上に、少なくとも第１種
の半導体からなるアンドープ層と、上記第１種の半導体
より電子親和力の小さい第２種の半導体からなるアンド
ープスペーサ層と、上記第２種の半導体からなるｎ型の
電子供給層が順次積層された構造を有しており、上記第
２種の半導体からなるアンドープスペーサ層の一部が少
なくとも２箇所で断面逆三角形状にエッチングされてお
り、上記第２種の半導体からなるｎ型の電子供給層が、
上記アンドープスペーサ層の逆三角形状にエッチングさ
れた領域を埋め込むように形成されており、かつ半導体
層構造の上面に、上記逆三角形状の断面と垂直な方向に
並んで、複数の近接して配置されたゲート電極と、該複
数のゲート電極をはさんで対向するソース電極，及びド
レイン電極が配置され、上記アンドープスペーサ層中の
上記断面逆三角形状にエッチングされた領域間に挟まれ
た上記電子供給層の領域内に単一電子を存在させて動作
を行わしめるものとしたので、単一電子デバイスを構成
することができる効果がある。
【０１６５】またこの発明によれば、上記単一電子デバ
イスにおいて、上記２つのゲート電極に、電子が該ゲー
ト電極直下をかろうじてトンネルできない程度のゲート
電圧を印加し、かつ該２つのゲート電極に高周波電圧を
位相をπだけずらして印加することにより、上記断面逆
三角形状にエッチングされた領域内の各チャネルにて、
電子をソース電極，ドレイン電極間を一個一個シーケン
シャルに運ぶようにしたので、単一電子デバイスを構成
することができる。
イスにおいて、上記２つのゲート電極に、電子が該ゲー
ト電極直下をかろうじてトンネルできない程度のゲート
電圧を印加し、かつ該２つのゲート電極に高周波電圧を
位相をπだけずらして印加することにより、上記断面逆
三角形状にエッチングされた領域内の各チャネルにて、
電子をソース電極，ドレイン電極間を一個一個シーケン
シャルに運ぶようにしたので、単一電子デバイスを構成
することができる。
【０１６６】またこの発明によれば、上記単一電子デバ
イスにおいて、上記ゲート電極として、第１，第２の２
対のゲート電極を、その各対の両電極が上記断面逆三角
形状にエッチングされた領域により形成される複数のチ
ャネルのすべてにわたるよう設け、該第１，第２の両ゲ
ート電極に同時に電圧を印加したときにのみ、上記各々
１つのソース電極とドレイン電極間が導通状態となるＡ
ＮＤ論理素子を構成したので、単一電子デバイスにより
ＡＮＤ論理素子を構成できる。
イスにおいて、上記ゲート電極として、第１，第２の２
対のゲート電極を、その各対の両電極が上記断面逆三角
形状にエッチングされた領域により形成される複数のチ
ャネルのすべてにわたるよう設け、該第１，第２の両ゲ
ート電極に同時に電圧を印加したときにのみ、上記各々
１つのソース電極とドレイン電極間が導通状態となるＡ
ＮＤ論理素子を構成したので、単一電子デバイスにより
ＡＮＤ論理素子を構成できる。
【０１６７】またこの発明においては、上記単一電子デ
バイスにおいて、上記ゲート電極として、第１，第２の
２対のゲート電極を、その各対の両電極が上記断面逆三
角形状にエッチングされた領域により形成される複数の
チャネルの各々にわたるよう設け、該第１，第２のゲー
ト電極のいずれか一方，あるいは両方に電圧を印加した
とき、上記各々１つのソース電極とドレイン電極間が導
通状態となるＯＲ論理素子を構成したので、単一電子デ
バイスによりＯＲ論理素子を構成できる。
バイスにおいて、上記ゲート電極として、第１，第２の
２対のゲート電極を、その各対の両電極が上記断面逆三
角形状にエッチングされた領域により形成される複数の
チャネルの各々にわたるよう設け、該第１，第２のゲー
ト電極のいずれか一方，あるいは両方に電圧を印加した
とき、上記各々１つのソース電極とドレイン電極間が導
通状態となるＯＲ論理素子を構成したので、単一電子デ
バイスによりＯＲ論理素子を構成できる。
【０１６８】またこの発明においては、上記単一電子デ
バイスにおいて、上記ゲート電極として、上記断面逆三
角形状にエッチングされた領域により形成される各チャ
ネルに各一対のゲート電極を配置し、上記ソース電極，
及びドレイン電極は各々１つとして、Ｍ段階の電流値を
情報単位として転送することを可能としたので、単一電
子デバイスにより、Ｍ値の素子を構成することができ
る。
バイスにおいて、上記ゲート電極として、上記断面逆三
角形状にエッチングされた領域により形成される各チャ
ネルに各一対のゲート電極を配置し、上記ソース電極，
及びドレイン電極は各々１つとして、Ｍ段階の電流値を
情報単位として転送することを可能としたので、単一電
子デバイスにより、Ｍ値の素子を構成することができ
る。
【０１６９】またこの発明によれば、上記単一電子デバ
イスにおいて、上記ゲート電極として、上記断面逆三角
形状にエッチングされた領域により形成される各チャネ
ルに一組ずつのゲート電極を配置し、各チャネルに独立
したドレイン電極を配置し、各チャネルを１ビットとし
た情報転送を可能としたので、多ビットの情報転送素子
を構成することができる。
イスにおいて、上記ゲート電極として、上記断面逆三角
形状にエッチングされた領域により形成される各チャネ
ルに一組ずつのゲート電極を配置し、各チャネルに独立
したドレイン電極を配置し、各チャネルを１ビットとし
た情報転送を可能としたので、多ビットの情報転送素子
を構成することができる。
【０１７０】またこの発明にかかる単一電子デバイスに
よれば、半絶縁性の半絶縁性基板上に、少なくとも第１
種の半絶縁性からなるアンドープ層と、上記第１種の半
導体より電子親和力の小さい第２種の半導体からなるア
ンドープスペーサ層と、上記第２種の半導体からなるｎ
型の電子供給層が順次積層された構造を有しており、上
記第２種の半導体からなるアンドープスペーサ層の一部
が、断面逆三角形状にエッチングされ、かつ凹部の深さ
が長手方向にそって周期的に変化して、エッチング深さ
の浅い領域が複数箇所形成されており、上記２種の半導
体からなるｎ型の電子供給層が凹凸の周期構造を埋め込
むように形成されており、上記半導体層構造の上面に、
複数個の近接したゲート電極が、上記スペーサ層のエッ
チング深さの浅い部分に対応して配置され、該ゲート電
極をはさんで対向する領域にソース電極と、ドレイン電
極とが配置されているものとしたので、単一電子デバイ
スを構成することができる効果がある。
よれば、半絶縁性の半絶縁性基板上に、少なくとも第１
種の半絶縁性からなるアンドープ層と、上記第１種の半
導体より電子親和力の小さい第２種の半導体からなるア
ンドープスペーサ層と、上記第２種の半導体からなるｎ
型の電子供給層が順次積層された構造を有しており、上
記第２種の半導体からなるアンドープスペーサ層の一部
が、断面逆三角形状にエッチングされ、かつ凹部の深さ
が長手方向にそって周期的に変化して、エッチング深さ
の浅い領域が複数箇所形成されており、上記２種の半導
体からなるｎ型の電子供給層が凹凸の周期構造を埋め込
むように形成されており、上記半導体層構造の上面に、
複数個の近接したゲート電極が、上記スペーサ層のエッ
チング深さの浅い部分に対応して配置され、該ゲート電
極をはさんで対向する領域にソース電極と、ドレイン電
極とが配置されているものとしたので、単一電子デバイ
スを構成することができる効果がある。
【０１７１】またこの発明によれば、上記単一電子デバ
イスにおいて、アンドープスペーサ層の凹凸の周期構造
の形状が、三角形状の断面であるものとしたので、単一
電子デバイスを構成できる。
イスにおいて、アンドープスペーサ層の凹凸の周期構造
の形状が、三角形状の断面であるものとしたので、単一
電子デバイスを構成できる。
【０１７２】またこの発明によれば、上記単一電子デバ
イスにおいて、アンドープスペーサ層の凹凸の周期構造
の斜面が、（１１１）Ｂ面で構成されているものとした
ので、単一電子デバイスを実現することができる。
イスにおいて、アンドープスペーサ層の凹凸の周期構造
の斜面が、（１１１）Ｂ面で構成されているものとした
ので、単一電子デバイスを実現することができる。
【０１７３】またこの発明によれば、上記単一電子デバ
イスにおいて、半絶縁性のＧａＡｓ基板上に、少なくと
も、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＧａＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＧａＡｓ
電子供給層とが順次積層された構造を有しているものと
したので、単一電子デバイスを実現することができる。
イスにおいて、半絶縁性のＧａＡｓ基板上に、少なくと
も、第１種の半導体よりなるアンドープＩｎＧａＡｓ層
と、第２種の半導体よりなるアンドープＡｌＧａＡｓス
ペーサ層と、第２種の半導体よりなるｎ−ＡｌＧａＡｓ
電子供給層とが順次積層された構造を有しているものと
したので、単一電子デバイスを実現することができる。
【０１７４】またこの発明によれば、上記単一電子デバ
イスにおいて、半絶縁性のＧａＡｓ基板上に、少なくと
も、アンドープＧａＡｓ層と、第１種の半導体よりなる
アンドープＩｎＧａＡｓ層と、第２種の半導体よりなる
アンドープＡｌＧａＡｓスペーサ層と、第２種の半導体
よりなるｎ−ＡｌＧａＡｓ電子供給層とが順次積層され
た構造を有しているものとしたので、単一電子デバイス
を実現することができる。
イスにおいて、半絶縁性のＧａＡｓ基板上に、少なくと
も、アンドープＧａＡｓ層と、第１種の半導体よりなる
アンドープＩｎＧａＡｓ層と、第２種の半導体よりなる
アンドープＡｌＧａＡｓスペーサ層と、第２種の半導体
よりなるｎ−ＡｌＧａＡｓ電子供給層とが順次積層され
た構造を有しているものとしたので、単一電子デバイス
を実現することができる。
【０１７５】またこの発明によれば、上記単一電子デバ
イスにおいて、半絶縁性のＩｎＰ基板上に、少なくとも
アンドープＡｌＩｎＡｓ層と、第１種の半導体であるア
ンドープＩｎＧａＡｓ層と、第２種の半導体よりなるア
ンドープＡｌＩｎＡｓスペーサ層と、第２種の半導体よ
りなるｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された
構造を有しているものとしたので、単一電子デバイスを
実現することができる。
イスにおいて、半絶縁性のＩｎＰ基板上に、少なくとも
アンドープＡｌＩｎＡｓ層と、第１種の半導体であるア
ンドープＩｎＧａＡｓ層と、第２種の半導体よりなるア
ンドープＡｌＩｎＡｓスペーサ層と、第２種の半導体よ
りなるｎ−ＡｌＩｎＡｓ電子供給層とが順次積層された
構造を有しているものとしたので、単一電子デバイスを
実現することができる。
【０１７６】またこの発明にかかる単一電子デバイスの
製造方法によれば、上記請求項１８に記載の単一電子デ
バイスを製造する方法であって、半絶縁性の半導体基板
上に、少なくとも第１種の半導体からなるアンドープ層
と、上記第１種の半導体より電子親和力の小さい第２種
の半導体からなるアンドープスペーサ層が順次積層され
た構造を成長する工程と、上記第２種の半導体からなる
アンドープスペーサ層の一部を、少なくとも２箇所で断
面逆三角形状にエッチングする工程と、第２種の半導体
からなるｎ型の電子供給層を、少なくとも、上記アンド
ープスペーサ層の少なくとも２箇所で上記逆三角形状に
エッチングされた領域を埋め込むように形成する工程
と、上記半導体層構造の上面に、上記逆三角形状の断面
と垂直な方向に並んで、複数個の接近したゲート電極
と、該ゲート電極をはさんで対向するソース電極及びド
レイン電極を配置形成する工程とを含み、上記アンドー
プスペーサ層中の上記断面逆三角形状にエッチングされ
た領域間に挟まれた上記電子供給層の領域内に単一電子
を存在させて動作を行わしめる単一電子デバイスを製造
するものとしたので、上記請求項１６に記載の単一電子
デバイスを製造することができる効果がある。
製造方法によれば、上記請求項１８に記載の単一電子デ
バイスを製造する方法であって、半絶縁性の半導体基板
上に、少なくとも第１種の半導体からなるアンドープ層
と、上記第１種の半導体より電子親和力の小さい第２種
の半導体からなるアンドープスペーサ層が順次積層され
た構造を成長する工程と、上記第２種の半導体からなる
アンドープスペーサ層の一部を、少なくとも２箇所で断
面逆三角形状にエッチングする工程と、第２種の半導体
からなるｎ型の電子供給層を、少なくとも、上記アンド
ープスペーサ層の少なくとも２箇所で上記逆三角形状に
エッチングされた領域を埋め込むように形成する工程
と、上記半導体層構造の上面に、上記逆三角形状の断面
と垂直な方向に並んで、複数個の接近したゲート電極
と、該ゲート電極をはさんで対向するソース電極及びド
レイン電極を配置形成する工程とを含み、上記アンドー
プスペーサ層中の上記断面逆三角形状にエッチングされ
た領域間に挟まれた上記電子供給層の領域内に単一電子
を存在させて動作を行わしめる単一電子デバイスを製造
するものとしたので、上記請求項１６に記載の単一電子
デバイスを製造することができる効果がある。
【０１７７】またこの発明にかかる単一電子デバイスの
製造方法によれば、上記請求項２４記載の単一電子デバ
イスを製造する方法であって、半絶縁性の半絶縁性基板
上に、少なくとも第１種の半絶縁性からなるアンドープ
層と、上記第１種の半導体より電子親和力の小さい第２
種の半導体からなるアンドープスペーサ層が順次積層さ
れた構造を成長する工程と、上記第２種の半導体からな
るアンドープスペーサ層の一部を、断面逆三角形状に、
かつその際凹部の深さが長手方向にそって周期的に変化
して、エッチング深さの浅い領域が複数箇所形成される
ようエッチングする工程と、上記第２種の半導体からな
るｎ型の電子供給層を、上記アンドープスペーサ層の上
記断面逆三角形状に、かつ長手方向にそってその深さが
周期的に変化し、浅い領域が複数箇所形成されるよう形
成された複数の凹部を埋め込むように形成する工程と、
上記半導体層構造の上面に、複数の近接したゲート電極
を、上記スペーサ層のエッチング深さの浅い部分に対応
して配置形成する工程と、上記複数のゲート電極をはさ
んで対向する領域に、ソース電極，及びドレイン電極を
配置形成する工程とを含むものとしたので、請求項２４
記載の単一電子デバイスを製造することができる効果が
ある。
製造方法によれば、上記請求項２４記載の単一電子デバ
イスを製造する方法であって、半絶縁性の半絶縁性基板
上に、少なくとも第１種の半絶縁性からなるアンドープ
層と、上記第１種の半導体より電子親和力の小さい第２
種の半導体からなるアンドープスペーサ層が順次積層さ
れた構造を成長する工程と、上記第２種の半導体からな
るアンドープスペーサ層の一部を、断面逆三角形状に、
かつその際凹部の深さが長手方向にそって周期的に変化
して、エッチング深さの浅い領域が複数箇所形成される
ようエッチングする工程と、上記第２種の半導体からな
るｎ型の電子供給層を、上記アンドープスペーサ層の上
記断面逆三角形状に、かつ長手方向にそってその深さが
周期的に変化し、浅い領域が複数箇所形成されるよう形
成された複数の凹部を埋め込むように形成する工程と、
上記半導体層構造の上面に、複数の近接したゲート電極
を、上記スペーサ層のエッチング深さの浅い部分に対応
して配置形成する工程と、上記複数のゲート電極をはさ
んで対向する領域に、ソース電極，及びドレイン電極を
配置形成する工程とを含むものとしたので、請求項２４
記載の単一電子デバイスを製造することができる効果が
ある。
【図１】 この発明の第１の実施例による量子細線超格
子構造を有する半導体装置を示す斜視図である。
子構造を有する半導体装置を示す斜視図である。
【図２】 この発明の上記第１の実施例による量子細線
超格子構造において、量子細線超格子構造が形成される
原理について説明するための，位置に対して厚み，エネ
ルギー，電子濃度をそれぞれ示す図（図(a) ，図(b) ，
図(c) ）である。
超格子構造において、量子細線超格子構造が形成される
原理について説明するための，位置に対して厚み，エネ
ルギー，電子濃度をそれぞれ示す図（図(a) ，図(b) ，
図(c) ）である。
【図３】 この発明の第４の実施例による，上記実施例
１の量子細線超格子構造を製造する方法を示す断面構造
図（図(a) 〜図(f) ）である。
１の量子細線超格子構造を製造する方法を示す断面構造
図（図(a) 〜図(f) ）である。
【図４】 この発明の第５の実施例による量子細線超格
子構造を説明するための斜視図である。
子構造を説明するための斜視図である。
【図５】 この発明の上記実施例５の量子細線超格子構
造の（０／１１）断面の断面構造図（図(a) ），及び
（０１１）断面の断面構造図（図(b) ）である。
造の（０／１１）断面の断面構造図（図(a) ），及び
（０１１）断面の断面構造図（図(b) ）である。
【図６】 上記実施例５の量子細線超格子構造におけ
る，（０／１１）断面の断面構造図（図(a) ）、及びア
ンドープＧａＡｓ層２とアンドープＡｌＧａＡｓスペー
サ層３との界面に蓄積される電子の〔０１１〕方向の濃
度分布を示す図（図(b) ）である。
る，（０／１１）断面の断面構造図（図(a) ）、及びア
ンドープＧａＡｓ層２とアンドープＡｌＧａＡｓスペー
サ層３との界面に蓄積される電子の〔０１１〕方向の濃
度分布を示す図（図(b) ）である。
【図７】 この発明の第８の実施例による量子細線超格
子構造の製造方法において用いる絶縁膜マスクのパター
ンを示す斜視図である。
子構造の製造方法において用いる絶縁膜マスクのパター
ンを示す斜視図である。
【図８】 この発明の上記第８の実施例による量子細線
超格子構造の製造過程における、エッチング形状を示す
図である。
超格子構造の製造過程における、エッチング形状を示す
図である。
【図９】 この発明の第１０の実施例による単一電子デ
バイスを示す斜視図である。
バイスを示す斜視図である。
【図１０】 この発明の第１１の実施例による単一電子
論理素子の上面図（図１０(a) ），及び断面構造図（図
１０(b) ）である。
論理素子の上面図（図１０(a) ），及び断面構造図（図
１０(b) ）である。
【図１１】 この発明の第１２の実施例による単一電子
論理素子を示す上面図（図１１(a) ），及び及び断面構
造図（図１１(b) ）である。
論理素子を示す上面図（図１１(a) ），及び及び断面構
造図（図１１(b) ）である。
【図１２】 この発明の上記第１１の実施例による単一
電子論理素子の動作説明するための真理値表（図１２
(a) ），及び上記第１２の実施例による単一電子論理素
子の動作説明するための真理値表（図１２(b) ）を示す
図である。
電子論理素子の動作説明するための真理値表（図１２
(a) ），及び上記第１２の実施例による単一電子論理素
子の動作説明するための真理値表（図１２(b) ）を示す
図である。
【図１３】 この発明の第１３の実施例による単一電子
デバイスの上面図（図１３(a) ），及び断面構造図（図
１３(b) ）である。
デバイスの上面図（図１３(a) ），及び断面構造図（図
１３(b) ）である。
【図１４】 この発明の第１４の実施例による単一電子
デバイス（情報転送素子）の上面図（図１４(a) ），及
び断面構造図（図１４(b) ）である。
デバイス（情報転送素子）の上面図（図１４(a) ），及
び断面構造図（図１４(b) ）である。
【図１５】 この発明の第１５の実施例による単一電子
デバイスの、それぞれ（０／１１）断面の断面構造図
（図１５(a) ）、（０１１）断面の断面構造図（図１５
(b) ）である。
デバイスの、それぞれ（０／１１）断面の断面構造図
（図１５(a) ）、（０１１）断面の断面構造図（図１５
(b) ）である。
【図１６】 一般の量子細線超格子構造を示す概念図
（図(a) ），ならびに物理的特性を説明するための状態
密度関数を示す図（図(b) ）である。
（図(a) ），ならびに物理的特性を説明するための状態
密度関数を示す図（図(b) ）である。
【図１７】 従来の単一電子デバイスの構造を説明する
ための上面図（図(a) ）、並びに斜視図（図(b) ）であ
る。
ための上面図（図(a) ）、並びに斜視図（図(b) ）であ
る。
【図１８】 従来の単一電子デバイスのＩ−Ｖ特性を説
明するための図である。
明するための図である。
【図１９】 本発明の第２の実施例による量子細線超格
子を有する半導体装置を示す斜視図である。
子を有する半導体装置を示す斜視図である。
【図２０】 本発明の第３の実施例による量子細線超格
子を有する半導体装置を示す斜視図である。
子を有する半導体装置を示す斜視図である。
【図２１】 本発明の第４の実施例による量子細線超格
子を有する半導体装置を示す斜視図である。
子を有する半導体装置を示す斜視図である。
【図２２】 この発明の第７の実施例による量子細線超
格子構造を有する半導体装置を説明するための斜視図で
あり、図(a) は該半導体装置の（０／１１）断面の断面
構造図、図(b) は（０１１）断面の断面構造図である。
格子構造を有する半導体装置を説明するための斜視図で
あり、図(a) は該半導体装置の（０／１１）断面の断面
構造図、図(b) は（０１１）断面の断面構造図である。
【図２３】 この発明の第８の実施例による量子細線超
格子を有する半導体装置を示す図であり、図(a) は該半
導体装置の（０／１１）断面の断面構造図、図(b) は
（０１１）断面の断面構造図である。
格子を有する半導体装置を示す図であり、図(a) は該半
導体装置の（０／１１）断面の断面構造図、図(b) は
（０１１）断面の断面構造図である。
【図２４】 この発明の第９の実施例による量子細線超
格子を有する半導体装置を示す図であり、図(a) は該半
導体装置の（０／１１）断面の断面構造図、図(b) は
（０１１）断面の断面構造図である。
格子を有する半導体装置を示す図であり、図(a) は該半
導体装置の（０／１１）断面の断面構造図、図(b) は
（０１１）断面の断面構造図である。
１ 半絶縁性ＧａＡｓ基板、２ アンドープＧａＡｓ
層、３ アンドープＡｌＧａＡｓスペーサ層、４ ｎ−
ＡｌＧａＡｓ電子供給層、５ ｎ−ＧａＡｓ層、６ シ
ョットキー電極、７ 電子蓄積領域、１ａ 半絶縁性Ｉ
ｎＰ基板１ａ、２ａ アンドープＡｌＩｎＡｓ層、３ａ
アンドープＡｌＩｎＡｓスペーサ層、４ａ ｎ−Ａｌ
ＩｎＡｓ電子供給層、１ｂ 半絶縁性ＩｎＰ基板、２ｂ
アンドープＡｌＩｎＡｓ層、３ｂ アンドープＡｌＩ
ｎＡｓスペーサ層、４ｂ ｎ−ＡｌＩｎＡｓ電子供給
層、８ｂ アントープＡｌＩｎＡｓキャップ層、３０ａ
Ｖ溝、８０ Ｖ溝、９ａ マスク９の幅広の部分、９
ｂ マスク９の幅狭の部分。
層、３ アンドープＡｌＧａＡｓスペーサ層、４ ｎ−
ＡｌＧａＡｓ電子供給層、５ ｎ−ＧａＡｓ層、６ シ
ョットキー電極、７ 電子蓄積領域、１ａ 半絶縁性Ｉ
ｎＰ基板１ａ、２ａ アンドープＡｌＩｎＡｓ層、３ａ
アンドープＡｌＩｎＡｓスペーサ層、４ａ ｎ−Ａｌ
ＩｎＡｓ電子供給層、１ｂ 半絶縁性ＩｎＰ基板、２ｂ
アンドープＡｌＩｎＡｓ層、３ｂ アンドープＡｌＩ
ｎＡｓスペーサ層、４ｂ ｎ−ＡｌＩｎＡｓ電子供給
層、８ｂ アントープＡｌＩｎＡｓキャップ層、３０ａ
Ｖ溝、８０ Ｖ溝、９ａ マスク９の幅広の部分、９
ｂ マスク９の幅狭の部分。
Claims (31)
- 【請求項１】 半絶縁性の半導体基板上に、少なくとも
第１種の半導体からなるアンドープ層と、上記第１種の
半導体より電子親和力の小さい第２種の半導体からなる
アンドープスペーサ層と、上記第２種の半導体からなる
ｎ型の電子供給層が順次積層された半導体層構造を有し
ており、 上記第２種の半導体からなるアンドープスペーサ層が、
凹凸の周期構造を有し、 上記第２種の半導体からなるｎ型の電子供給層が、上記
凹凸の周期構造を埋め込むように形成されており、 かつ半導体層構造の上面には複数個のショットキー電極
が、上記アンドープスペーサ層の凹凸の周期構造の該凹
凸の現れる断面と直交する方向に周期的に配置されてい
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記半導体基板がＧａＡｓ基板であり、 上記第１種の半導体がＧａＡｓであり、 上記第２種の半導体がＡｌＧａＡｓであることを特徴と
する半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 上記半導体基板がＧａＡｓ基板であり、 上記半導体層構造は、少なくとも、 Ｉｎを添加した第１種の半導体よりなるアンドープＩｎ
ＧａＡｓ層と、 第２種の半導体よりなるアンドープＡｌＧａＡｓスペー
サ層と、 第２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層と
が順次積層された構造であることを特徴とする半導体装
置。 - 【請求項４】 請求項１記載の半導体装置において、 上記半導体基板がＧａＡｓ基板であり、 上記半導体層構造は、少なくとも、 アンドープＧａＡｓ層と、 Ｉｎを添加した第１種の半導体よりなるアンドープＩｎ
ＧａＡｓ層と、 第２種の半導体よりなるアンドープＡｌＧａＡｓスペー
サ層と、 第２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層と
が順次積層された構造であることを特徴とする半導体装
置。 - 【請求項５】 請求項１記載の半導体装置において、 上記半導体基板がＩｎＰ基板であり、 上記第１種の半導体がＩｎＧａＡｓであり、 上記第２種の半導体がＡｌＩｎＡｓであることを特徴と
する半導体装置。 - 【請求項６】 請求項１記載の半導体装置において、 上記半導体基板がＩｎＰ基板であり、 上記半導体層構造は、少なくとも、 第１種の半導体よりなるアンドープＩｎＧａＡｓ層と、 第２種の半導体よりなるアンドープＡｌＩｎＡｓスペー
サ層と、 第２種の半導体よりなるｎ−ＡｌＩｎＡｓ電子供給層と
が順次積層された構造であることを特徴とする半導体装
置。 - 【請求項７】 請求項１記載の半導体装置において、 上記半導体基板がＩｎＰ基板であり、 上記半導体層構造は、少なくとも、 アンドープＡｌＩｎＡｓ層と、 第１種の半導体よりなるアンドープＩｎＧａＡｓ層と、 第２種の半導体よりなるアンドープＡｌＩｎＡｓスペー
サ層と、 第２種の半導体よりなるｎ−ＡｌＩｎＡｓ電子供給層と
が順次積層された構造であることを特徴とする半導体装
置。 - 【請求項８】 請求項１記載の半導体装置において、 上記半導体基板がＩｎＰ基板であり、 上記半導体層構造は、少なくとも、 アンドープＡｌＩｎＡｓ層と、 第１種の半導体よりなるアンドープＩｎＧａＡｓ層と、 第２種の半導体よりなるアンドープＡｌＩｎＡｓスペー
サ層と、 第２種の半導体よりなるｎ−ＡｌＩｎＡｓ電子供給層
と、 アンドープＡｌＩｎＡｓキャップ層とが順次積層された
構造を有しているものであることを特徴とする半導体装
置。 - 【請求項９】 請求項１ないし８のいずれかに記載の半
導体装置において、 上記アンドープスペーサ層の凹凸の周期構造の形状が、
三角形状の断面であることを特徴とする半導体装置。 - 【請求項１０】 請求項１ないし９のいずれかに記載の
半導体装置において、 上記アンドープスペーサ層の凹凸の周期構造の斜面が、
（１１１）Ｂ面で構成されていることを特徴とする半導
体装置。 - 【請求項１１】 請求項１ないし１０のいずれかに記載
の半導体装置において、 上記アンドープスペーサ層がもつ凹凸の周期構造は、そ
の凹部の深さが長手方向にそって周期的に変化している
ものであることを特徴とする半導体装置。 - 【請求項１２】 請求項１ないし１０のいずれかに記載
の半導体装置を製造する方法であって、 半絶縁性の半導体基板上に、少なくとも第１種の半導体
からなるアンドープ層と、上記第１種の半導体より電子
親和力の小さい第２種の半導体からなるアンドープスペ
ーサ層が順次積層された構造を成長する工程と、 上記第２種の半導体からなるアンドープスペーサ層を、
凹凸の周期構造を有するよう加工する工程と、 第２種の半導体からなるｎ型の電子供給層を、上記アン
ドープスペーサ層の凹凸の周期構造を埋め込むように形
成する工程と、 上記半導体層構造の上面に複数個のショットキー電極
を、上記アンドープスペーサ層の凹凸の周期構造と直交
する方向に周期的に配置形成する工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２に記載の半導体装置の製造
方法において、 上記第２種の半導体からなるアンドープスペーサ層を、
凹凸の周期構造を有するよう加工する工程を、上記成長
した第２種半導体からなるアンドープスペーサ層に対
し、上記第２種の半導体をエッチングするエッチングガ
スと、Ｖ族ガスと、水素ガスとを同時に供給した雰囲気
下で、４５０℃以下の温度で表面クリーニングした後，
上記第２種の半導体をエッチングするエッチングガス
と、Ｖ族ガスと、水素ガスとを同時に供給した雰囲気下
で、４５０℃以上の温度でガスエッチングして行うこと
を特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１３に記載の半導体装置の製造
方法において、 上記第２種半導体アンドープスペーサ層であるＡｌＧａ
Ａｓ層上に、該ＡｌＧａＡｓ層を積層する工程に連続し
てＧａＡｓキャップ層を形成する工程をさらに含み、 上記第２種半導体アンドープスペーサ層を、凹凸の周期
構造を有するよう加工する工程を、 上記ＧａＡｓキャップ層に対し、上記ＡｌＧａＡｓをエ
ッチングするエッチングガスと、Ｖ族ガスと、水素ガス
とを同時に供給した雰囲気下で、４５０℃以下の温度で
表面クリーニングした後，ＧａＡｓ，及びＡｌＧａＡｓ
をエッチングするエッチングガスと、Ｖ族ガスと、水素
ガスとを同時に供給した雰囲気下で、上記ＧａＡｓキャ
ップ層，及び第２種半導体アンドープスペーサ層を、４
５０℃以上の温度でガスエッチングして行うことを特徴
とする半導体装置の製造方法。 - 【請求項１５】 請求項１３に記載の半導体装置の製造
方法において、 上記第２種の半導体であるＧａＡｓ，又はＡｌＩｎＡｓ
をエッチングするエッチングガスとして、塩素を含むガ
ス、臭素を含むガス、ヨウ素を含むガスのいずれかを用
いることを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１４に記載の半導体装置の製造
方法において、 上記第２種の半導体であるＡｌＧａＡｓ，及び上記Ｇａ
Ａｓキャップ層をエッチングするエッチングガスとし
て、塩素を含むガス、臭素を含むガス、ヨウ素を含むガ
スのいずれかを用いることを特徴とする半導体装置の製
造方法。 - 【請求項１７】 請求項１２ないし１６のいずれかに記
載の半導体装置の製造方法において、 上記ガスエッチングにより上記スペーサ層の凹凸の周期
構造の形成を行った後、同一チャンバ内，あるいは該チ
ャンバと結合した成長チャンバ内において、引きつづき
上記電子供給層の成長を行うことを特徴とする半導体装
置の製造方法。 - 【請求項１８】 半絶縁性の半導体基板上に、少なくと
も第１種の半導体からなるアンドープ層と、上記第１種
の半導体より電子親和力の小さい第２種の半導体からな
るアンドープスペーサ層と、上記第２種の半導体からな
るｎ型の電子供給層が順次積層された構造を有してお
り、 上記第２種の半導体からなるアンドープスペーサ層の一
部が少なくとも２箇所で逆三角形断面状にエッチングさ
れており、 上記第２種の半導体からなるｎ型の電子供給層が、上記
アンドープスペーサ層の逆三角形状にエッチングされた
領域を埋め込むように形成されており、 かつ半導体層構造の上面に、上記逆三角形状の断面と垂
直な方向に並んで、複数の近接して配置されたゲート電
極と、該複数のゲート電極をはさんで対向するソース電
極，及びドレイン電極が配置され、 上記アンドープスペーサ層中の上記断面逆三角形状にエ
ッチングされた領域間に挟まれた上記電子供給層の領域
内に単一電子，又は制御された複数個の電子を存在させ
て動作を行わしめることを特徴とする単一電子デバイ
ス。 - 【請求項１９】 請求項１８記載の単一電子デバイスに
おいて、 上記２つのゲート電極に、電子が該ゲート電極直下をか
ろうじてトンネルできない程度のゲート電圧を印加し、
かつ該２つのゲート電極に高周波電圧を位相をπだけず
らして印加することにより、上記断面逆三角形状にエッ
チングされた領域内の各チャネルにて、電子をソース電
極，ドレイン電極間を一個一個シーケンシャルに運ぶよ
うにしたことを特徴とする単一電子デバイス。 - 【請求項２０】 請求項１９に記載の単一電子デバイス
において、 上記ゲート電極として、第１，第２の２対のゲート電極
を、その各対の両電極が上記逆三角形断面状にエッチン
グされた領域により形成される複数のチャネルのすべて
にわたるよう設け、該第１，第２の両ゲート電極に同時
に電圧を印加したときにのみ、上記各々１つのソース電
極とドレイン電極間が導通状態となるＡＮＤ論理素子を
構成したことを特徴とする単一電子デバイス。 - 【請求項２１】 請求項１９に記載の単一電子デバイス
において、 上記ゲート電極として、第１，第２の２対のゲート電極
を、その各対の両電極が上記断面逆三角形状にエッチン
グされた領域により形成される複数のチャネルの各々に
わたるよう設け、該第１，第２のゲート電極のいずれか
一方，あるいは両方に電圧を印加したとき、上記各々１
つのソース電極とドレイン電極間が導通状態となるＯＲ
論理素子を構成したことを特徴とする単一電子デバイ
ス。 - 【請求項２２】 請求項１９に記載の単一電子デバイス
において、 上記ゲート電極として、上記逆三角形断面状にエッチン
グされた領域により形成される各チャネルに各一対のゲ
ート電極を配置し、上記ソース電極，及びドレイン電極
は各々１つとして、Ｍ段階の電流値を情報単位として転
送することを可能としたことを特徴とする単一電子デバ
イス。 - 【請求項２３】 請求項１９に記載の単一電子デバイス
において、 上記ゲート電極として、上記断面逆三角形状にエッチン
グされた領域により形成される各チャネルに一組ずつの
ゲート電極を配置し、 各チャネルに独立したドレイン電極を配置し、 各チャネルを１ビットとした情報転送を可能としたこと
を特徴とする単一電子デバイス。 - 【請求項２４】 半絶縁性の半絶縁性基板上に、少なく
とも第１種の半絶縁性からなるアンドープ層と、上記第
１種の半導体より電子親和力の小さい第２種の半導体か
らなるアンドープスペーサ層と、上記第２種の半導体か
らなるｎ型の電子供給層が順次積層された構造を有して
おり、 上記第２種の半導体からなるアンドープスペーサ層の一
部が、断面逆三角形状にエッチングされ、かつ凹部の深
さが長手方向にそって周期的に変化して、エッチング深
さの浅い領域が複数箇所形成されており、 上記２種の半導体からなるｎ型の電子供給層が凹凸の周
期構造を埋め込むように形成されており、 上記半導体層構造の上面に、複数個の近接したゲート電
極が、上記スペーサ層のエッチング深さの浅い部分に対
応して配置され、 該ゲート電極をはさんで対向する領域にソース電極と、
ドレイン電極とが配置されていることを特徴とする単一
電子デバイス。 - 【請求項２５】 請求項１８ないし２４のいずれかに記
載の単一電子デバイスにおいて、 アンドープスペーサ層の凹凸の周期構造の形状が、三角
形状の断面であることを特徴とする単一電子デバイス。 - 【請求項２６】 請求項１８ないし２４のいずれかに記
載の単一電子デバイスにおいて、 アンドープスペーサ層の凹凸の周期構造の斜面が、（１
１１）Ｂ面で構成されていることを特徴とする単一電子
デバイス。 - 【請求項２７】 請求項１８ないし２４のいずれかに記
載の単一電子デバイスにおいて、 半絶縁性のＧａＡｓ基板上に、少なくとも、 第１種の半導体よりなるアンドープＩｎＧａＡｓ層と、 第２種の半導体よりなるアンドープＡｌＧａＡｓスペー
サ層と、 第２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層と
が順次積層された構造を有していることを特徴とする単
一電子デバイス。 - 【請求項２８】 請求項１８ないし２４のいずれかに記
載の単一電子デバイスにおいて、 半絶縁性のＧａＡｓ基板上に、少なくとも、 アンドープＧａＡｓ層と、 第１種の半導体よりなるアンドープＩｎＧａＡｓ層と、 第２種の半導体よりなるアンドープＡｌＧａＡｓスペー
サ層と、 第２種の半導体よりなるｎ−ＡｌＧａＡｓ電子供給層と
が順次積層された構造を有しているものであることを特
徴とする単一電子デバイス。 - 【請求項２９】 請求項１８ないし２４のいずれかに記
載の単一電子デバイスにおいて、 半絶縁性のＩｎＰ基板上に、少なくとも、 アンドープＡｌＩｎＡｓ層と、 第１種の半導体であるアンドープＩｎＧａＡｓ層と、 第２種の半導体よりなるアンドープＡｌＩｎＡｓスペー
サ層と、 第２種の半導体よりなるｎ−ＡｌＩｎＡｓ電子供給層と
が順次積層された構造を有していることを特徴とする単
一電子デバイス。 - 【請求項３０】 請求項１８に記載の単一電子デバイス
を製造する方法であって、 半絶縁性の半導体基板上に、少なくとも第１種の半導体
からなるアンドープ層と、上記第１種の半導体より電子
親和力の小さい第２種の半導体からなるアンドープスペ
ーサ層が順次積層された構造を成長する工程と、 上記第２種の半導体からなるアンドープスペーサ層の一
部を、少なくとも２箇所で断面逆三角形状にエッチング
する工程と、 第２種の半導体からなるｎ型の電子供給層を、少なくと
も、上記アンドープスペーサ層の少なくとも２箇所で上
記逆三角形状にエッチングされた領域を埋め込むように
形成する工程と、 上記半導体層構造の上面に、上記逆三角形状の断面と垂
直な方向に並んで、複数個の接近したゲート電極と、該
ゲート電極をはさんで対向するソース電極及びドレイン
電極を配置形成する工程とを含み、 上記アンドープスペーサ層中の上記断面逆三角形状にエ
ッチングされた領域間に挟まれた上記電子供給層の領域
内に単一電子又は制御された複数個の電子を存在させて
動作を行わしめる単一電子デバイスを製造することを特
徴とする単一電子デバイスの製造方法。 - 【請求項３１】 請求項２４記載の単一電子デバイスを
製造する方法であって、 半絶縁性の半絶縁性基板上に、少なくとも第１種の半絶
縁性からなるアンドープ層と、上記第１種の半導体より
電子親和力の小さい第２種の半導体からなるアンドープ
スペーサ層が順次積層された構造を成長する工程と、 上記第２種の半導体からなるアンドープスペーサ層の一
部を、断面逆三角形状に、かつその際凹部の深さが長手
方向にそって周期的に変化して、エッチング深さの浅い
領域が複数箇所形成されるようエッチングする工程と、 上記第２種の半導体からなるｎ型の電子供給層を、上記
アンドープスペーサ層の上記断面逆三角形状に、かつ長
手方向にそってその深さが周期的に変化し、浅い領域が
複数箇所形成されるよう形成された複数の凹部を埋め込
むように形成する工程と、 上記半導体層構造の上面に、複数の近接したゲート電極
を、上記スペーサ層のエッチング深さの浅い部分に対応
して配置形成する工程と、 上記複数のゲート電極をはさんで対向する領域に、ソー
ス電極，及びドレイン電極を配置形成する工程とを含む
ことを特徴とする単一電子デバイスの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6118613A JPH07326730A (ja) | 1994-05-31 | 1994-05-31 | 半導体装置，その製造方法，単一電子デバイス，及びその製造方法 |
| US08/452,090 US5679962A (en) | 1994-05-31 | 1995-05-26 | Semiconductor device and a single electron device |
| GB9510898A GB2289986B (en) | 1994-05-31 | 1995-05-30 | A semiconductor device, a production method thereof, a single electron device, and a production method thereof |
| DE19519860A DE19519860A1 (de) | 1994-05-31 | 1995-05-31 | Halbleitervorrichtung, ein Herstellungsverfahren für diese, eine Einzelelektronenvorrichtung und ein Herstellungsverfahren für diese |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6118613A JPH07326730A (ja) | 1994-05-31 | 1994-05-31 | 半導体装置，その製造方法，単一電子デバイス，及びその製造方法 |
Publications (1)
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| JPH07326730A true JPH07326730A (ja) | 1995-12-12 |
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ID=14740889
Family Applications (1)
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|---|---|---|---|
| JP6118613A Pending JPH07326730A (ja) | 1994-05-31 | 1994-05-31 | 半導体装置，その製造方法，単一電子デバイス，及びその製造方法 |
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| JP (1) | JPH07326730A (ja) |
| DE (1) | DE19519860A1 (ja) |
| GB (1) | GB2289986B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923046A (en) * | 1996-09-13 | 1999-07-13 | Kabushiki Kaisha Toshiba | Quantum dot memory cell |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709902B1 (en) * | 1994-10-26 | 2002-01-23 | Mitsubishi Chemical Corporation | Light-emitting semiconductor device and method for manufacturing the same |
| JPH10173181A (ja) * | 1996-12-12 | 1998-06-26 | Sony Corp | 電子素子 |
| US6060743A (en) * | 1997-05-21 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same |
| GB2338599A (en) * | 1998-06-19 | 1999-12-22 | Secr Defence | Single electron transistor |
| GB2338592A (en) * | 1998-06-19 | 1999-12-22 | Secr Defence | Single electron transistor |
| JP2002141495A (ja) * | 2000-11-02 | 2002-05-17 | Takashi Katoda | 集束イオンビームを用いて作製した極微細構造を有する電子デバイス及び光デバイス |
| KR100370659B1 (ko) * | 2000-12-26 | 2003-02-05 | 한국과학기술연구원 | 집속이온빔을 이용한 나노결정체 형성방법 |
| US7105425B1 (en) | 2002-05-16 | 2006-09-12 | Advanced Micro Devices, Inc. | Single electron devices formed by laser thermal annealing |
| US8013320B2 (en) * | 2006-03-03 | 2011-09-06 | Panasonic Corporation | Nitride semiconductor device and method for fabricating the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4872038A (en) * | 1988-02-24 | 1989-10-03 | Arizona Board Of Regents | Lateral surface superlattice having negative differential conductivity novel process for producing same |
| DE3811801A1 (de) * | 1988-04-08 | 1989-10-19 | Siemens Ag | Halbleiter-bauelement, geeignet als extrem schneller schalter |
| JPH0828525B2 (ja) * | 1988-04-21 | 1996-03-21 | 日本電気株式会社 | 高効率光起電力素子とその製造方法 |
| JP2545956B2 (ja) * | 1988-11-15 | 1996-10-23 | 日本電気株式会社 | 電界効果トランジスタ |
| JP3194941B2 (ja) * | 1990-03-19 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
| JP2665048B2 (ja) * | 1990-11-28 | 1997-10-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| EP0619602A3 (en) * | 1993-04-07 | 1995-01-25 | Sony Corp | Semiconductor device and manufacturing method. |
| JPH0794707A (ja) * | 1993-09-22 | 1995-04-07 | Sony Corp | 量子素子 |
| JPH07183493A (ja) * | 1993-12-24 | 1995-07-21 | Mitsubishi Electric Corp | 半導体装置 |
-
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- 1994-05-31 JP JP6118613A patent/JPH07326730A/ja active Pending
-
1995
- 1995-05-26 US US08/452,090 patent/US5679962A/en not_active Expired - Fee Related
- 1995-05-30 GB GB9510898A patent/GB2289986B/en not_active Expired - Fee Related
- 1995-05-31 DE DE19519860A patent/DE19519860A1/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923046A (en) * | 1996-09-13 | 1999-07-13 | Kabushiki Kaisha Toshiba | Quantum dot memory cell |
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| Publication number | Publication date |
|---|---|
| GB2289986A (en) | 1995-12-06 |
| GB9510898D0 (en) | 1995-07-26 |
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