JPH0481016A - ピーク・ディテクタ回路 - Google Patents
ピーク・ディテクタ回路Info
- Publication number
- JPH0481016A JPH0481016A JP2192764A JP19276490A JPH0481016A JP H0481016 A JPH0481016 A JP H0481016A JP 2192764 A JP2192764 A JP 2192764A JP 19276490 A JP19276490 A JP 19276490A JP H0481016 A JPH0481016 A JP H0481016A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- capacitor
- resistor
- input
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims abstract description 13
- 230000004069 differentiation Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はピーク・ディテクタ回路、特に 磁気ヘッド等
の出力電圧を測定する高周波帯域のピーク・ディテクタ
回路に関する。
の出力電圧を測定する高周波帯域のピーク・ディテクタ
回路に関する。
従来のピーク・ディテクタ回路について図面を参照して
詳細に説明する。
詳細に説明する。
第３図は従来の一例を示す回路図である。
第３図に示すピーク・ディテクタ回路は、レベルコンパ
レータ２１とトランジスタ２５でホールド・コンデンサ
２４に充電し、抵抗器２３で放電回路を構成している。
レータ２１とトランジスタ２５でホールド・コンデンサ
２４に充電し、抵抗器２３で放電回路を構成している。
上述した従来のピーク・ディテクタ回路は、入力周波数
の変動が出力電圧に影響し、レベル・コンパレータと充
電時間の遅れ時間などで正確なピーク・デイテクトがで
きず、入力レベルが下ったときに追従できないという欠
点があった。
の変動が出力電圧に影響し、レベル・コンパレータと充
電時間の遅れ時間などで正確なピーク・デイテクトがで
きず、入力レベルが下ったときに追従できないという欠
点があった。
本発明のピーク・ディテクタ回路は、
（Ａ）第１の入力端に入力信号が供給され、第２の入力
端に一端がＧＮＤに接続された第１の抵抗器の他端が接
続された第１の演算増幅器、 （Ｂ）前記第１の演算増幅器の第１の入力端に一端が接
続され、出力端に他端が接続された第２の抵抗器、 （Ｃ）前記第１の演算増幅器の出力端にアノードが接続
されたショットキ・バリア・ダイオード、 （Ｄ）前記第１の演算増幅器の出力端に第１の入力端が
接続され、一端がＧＮＤに接続された第３の抵抗器の他
端に第２の入力端が接続された第２の演算増幅器、 （Ｅ）前記ショットキーバリア・ダイオードのカンード
に一端が接続され、他端がＧＮＤに接続された第１のキ
ャパシタ、 （Ｆ）一端が前記第２の演算増幅器の出方端に接続され
た第２のキャパシタ、 （Ｇ）一端が第２のキャパシタの他端に接続され、他端
がＧＮＤに接続された第４の抵抗器、 （Ｈ）前記第２のキャパシタの一端にベースが接続され
、ＧＮＤにエミッタが接続されたトランジスタ、 （Ｉ）前記第１のキャパシタの一端に一端が接続され、
前記トランジスタのコレクタに他端が接続された第５の
抵抗器、 （Ｊ）前記第１のキャパシタの一端に第１の入力端が接
続され、第２の入力端と出力端とが接続された第３の演
算増幅器、 （Ｋ）出力信号が取り出される前記第３の演算増幅器の
出力端に一端が接続され、前記第３の抵抗器の他端に他
端が接続された第６の抵抗器、 とを含んで構成される。
端に一端がＧＮＤに接続された第１の抵抗器の他端が接
続された第１の演算増幅器、 （Ｂ）前記第１の演算増幅器の第１の入力端に一端が接
続され、出力端に他端が接続された第２の抵抗器、 （Ｃ）前記第１の演算増幅器の出力端にアノードが接続
されたショットキ・バリア・ダイオード、 （Ｄ）前記第１の演算増幅器の出力端に第１の入力端が
接続され、一端がＧＮＤに接続された第３の抵抗器の他
端に第２の入力端が接続された第２の演算増幅器、 （Ｅ）前記ショットキーバリア・ダイオードのカンード
に一端が接続され、他端がＧＮＤに接続された第１のキ
ャパシタ、 （Ｆ）一端が前記第２の演算増幅器の出方端に接続され
た第２のキャパシタ、 （Ｇ）一端が第２のキャパシタの他端に接続され、他端
がＧＮＤに接続された第４の抵抗器、 （Ｈ）前記第２のキャパシタの一端にベースが接続され
、ＧＮＤにエミッタが接続されたトランジスタ、 （Ｉ）前記第１のキャパシタの一端に一端が接続され、
前記トランジスタのコレクタに他端が接続された第５の
抵抗器、 （Ｊ）前記第１のキャパシタの一端に第１の入力端が接
続され、第２の入力端と出力端とが接続された第３の演
算増幅器、 （Ｋ）出力信号が取り出される前記第３の演算増幅器の
出力端に一端が接続され、前記第３の抵抗器の他端に他
端が接続された第６の抵抗器、 とを含んで構成される。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示す回路図である。
第１図に示すピーク・ディテクタ回路は、（Ａ）第１の
入力端に入力信号が供給され、第２の入力端に一端がＧ
ＮＤに接続された第１の抵抗器４１の他端が接続された
第１の演算増幅器１０、 （Ｂ）演算増幅器１０の第１の入力端に一端が接続され
、出力端に他端が接続された第２の抵抗器４２、 （Ｃ）演算増幅器１０の出力端にアノードが接続された
ショットキ・バリア・ダイオード１３、 （Ｄ）演算増幅器１０の出力端に第１の入力端が接続さ
れ、一端がＧＮＤに接続された第３の抵抗器４３の他端
に第２の入力端が接続された第２の演算増幅器１２、 （Ｅ）ショットキ・バリア・ダイオード１３のカソード
に一端が接続され、他端がＧＮＤに接続された第１のキ
ャパシタ１４、 （Ｆ）一端が演算増幅器１２の出力端に接続された第２
のキャパシタ１５、 （Ｇ）一端がキャパシタ１５の他端に接続され、他端が
Ｇ Ｎ Ｄに接続された第４の抵抗器１６、 （Ｈ）キャパシタ１５の一端にベースが接続され、ＧＮ
’Ｄにエミッタが接続されたトランジスタ１７、 （Ｉンキャパシタ１３の一端に一端が接続され、トラン
ジスタ１７のコレクタに他端が接続された第５の抵抗器
４５、 （Ｊ）キャパシタ１４の一端に第１の入力端が接続され
、第２の入力端と出力端とが接続された第３の演算増幅
器１１、 （Ｋ）出力信号が取り出される演算増幅器１１の出力端
に一端が接続され、抵抗器４３の他端に他端が接続され
た第６の抵抗器４４、とを含んで構成される。
入力端に入力信号が供給され、第２の入力端に一端がＧ
ＮＤに接続された第１の抵抗器４１の他端が接続された
第１の演算増幅器１０、 （Ｂ）演算増幅器１０の第１の入力端に一端が接続され
、出力端に他端が接続された第２の抵抗器４２、 （Ｃ）演算増幅器１０の出力端にアノードが接続された
ショットキ・バリア・ダイオード１３、 （Ｄ）演算増幅器１０の出力端に第１の入力端が接続さ
れ、一端がＧＮＤに接続された第３の抵抗器４３の他端
に第２の入力端が接続された第２の演算増幅器１２、 （Ｅ）ショットキ・バリア・ダイオード１３のカソード
に一端が接続され、他端がＧＮＤに接続された第１のキ
ャパシタ１４、 （Ｆ）一端が演算増幅器１２の出力端に接続された第２
のキャパシタ１５、 （Ｇ）一端がキャパシタ１５の他端に接続され、他端が
Ｇ Ｎ Ｄに接続された第４の抵抗器１６、 （Ｈ）キャパシタ１５の一端にベースが接続され、ＧＮ
’Ｄにエミッタが接続されたトランジスタ１７、 （Ｉンキャパシタ１３の一端に一端が接続され、トラン
ジスタ１７のコレクタに他端が接続された第５の抵抗器
４５、 （Ｊ）キャパシタ１４の一端に第１の入力端が接続され
、第２の入力端と出力端とが接続された第３の演算増幅
器１１、 （Ｋ）出力信号が取り出される演算増幅器１１の出力端
に一端が接続され、抵抗器４３の他端に他端が接続され
た第６の抵抗器４４、とを含んで構成される。
高速の演算増幅器１０は、ショットキ・バリア・ダイオ
ード１３とキャパシタ１４をドライブするバッファアン
プとして働く。
ード１３とキャパシタ１４をドライブするバッファアン
プとして働く。
第２図は第１図に示すピーク・ディテクタ回路の動作を
説明する波形図である。
説明する波形図である。
信号１のピーク・デイテクトは、ショットキ・バリア・
ダイオード１３とキャパシタ１４で行われ、保持された
ピーク電位は、信号１と高入力抵抗のＦＥＴ型の演算増
幅器１１でピーク・デイテクトされた電圧２を分圧した
信号を、レベル、コンパレータとして用いる演算増幅器
１２に入力し、その出力を微分した信号３でトランジス
タ１７をオンにし、信号１のピークがくる前に放電させ
ている。
ダイオード１３とキャパシタ１４で行われ、保持された
ピーク電位は、信号１と高入力抵抗のＦＥＴ型の演算増
幅器１１でピーク・デイテクトされた電圧２を分圧した
信号を、レベル、コンパレータとして用いる演算増幅器
１２に入力し、その出力を微分した信号３でトランジス
タ１７をオンにし、信号１のピークがくる前に放電させ
ている。
通常整流ダイオードには、漏れ電流の少ないシリコン・
ダイオードもしくはトランジスタが使われるが、両者は
ホールド・コンデンサにチャージする電流が小さいため
、微少電流の変化で電圧降下が激しいエリアを使うこと
になり、小入力での周波数特性が悪化する。そこで、本
発明では順方向の電圧降下の少なく、順電流の変化で順
電圧の変化が少ないショットキ・バリア・ダイオードを
使っている。
ダイオードもしくはトランジスタが使われるが、両者は
ホールド・コンデンサにチャージする電流が小さいため
、微少電流の変化で電圧降下が激しいエリアを使うこと
になり、小入力での周波数特性が悪化する。そこで、本
発明では順方向の電圧降下の少なく、順電流の変化で順
電圧の変化が少ないショットキ・バリア・ダイオードを
使っている。
本発明のピーク・ディテクタ回路は、入力周波数の変動
に影響されず、入力レベルの低下に追従できるので、正
確なピーク・デイテクトができるという効果がある。
に影響されず、入力レベルの低下に追従できるので、正
確なピーク・デイテクトができるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示すピーク・ディテクタ回路の動作を説明する波形
図、第３図は従来の一例を示す回路図である。 １０〜１２・−・・・演算増幅器、１３・・・・・・シ
ョットキ・バリア・ダイオード、１４．１５・・・・・
・キャパシタ、１６・・・・・・抵抗器、１７・・・・
・・トランジスタ、４１〜４５・・・・・・抵抗器。 代理人 弁理士 内 原 晋 第 図 第 凹 第 図
図に示すピーク・ディテクタ回路の動作を説明する波形
図、第３図は従来の一例を示す回路図である。 １０〜１２・−・・・演算増幅器、１３・・・・・・シ
ョットキ・バリア・ダイオード、１４．１５・・・・・
・キャパシタ、１６・・・・・・抵抗器、１７・・・・
・・トランジスタ、４１〜４５・・・・・・抵抗器。 代理人 弁理士 内 原 晋 第 図 第 凹 第 図
Claims (1)
- 【特許請求の範囲】 １、（Ａ）第１の入力端に入力信号が供給され、第２の
入力端に一端がＧＮＤに接続された第１の抵抗器の他端
が接続された第１の演算増幅 器、 （Ｂ）前記第１の演算増幅器の第１の入力端に一端が接
続され、出力端に他端が接続された第２の抵抗器、 （Ｃ）前記第１の演算増幅器の出力端にアノードが接続
されたショットキ・バリア・ダイオード、 （Ｄ）前記第１の演算増幅器の出力端に第１の入力端が
接続され、一端がＧＮＤに接続された第３の抵抗器の他
端に第２の入力端が接続された第２の演算増幅器、 （Ｅ）前記ショットキ・バリア・ダイオードのカソード
に一端が接続され、他端がＧＮＤに接続された第１のキ
ャパシタ、 （Ｆ）一端が前記第２の演算増幅器の出力端に接続され
た第２のキャパシタ、 （Ｇ）一端が第２のキャパシタの他端に接続され、他端
がＧＮＤに接続された第４の抵抗 器、 （Ｈ）前記第２のキャパシタの一端にベースが接続され
、ＧＮＤにエミッタが接続されたトランジスタ、 （Ｉ）前記第１のキャパシタの一端に一端が接続され、
前記トランジスタのコレクタに他端が接続された第５の
抵抗器、 （Ｊ）前記第１のキャパシタの一端に第１の入力端が接
続され、第２の入力端と出力端とが接続された第３の演
算増幅器、 （Ｋ）出力信号が取り出される前記第３の演算増幅器の
出力端に一端が接続され、前記第３の抵抗器の他端に他
端が接続された第６の抵抗器、 とを含むことを特徴とするピーク・ディテクタ回路。 ２、整流ダイオードを介して充電されるピークホールド
用コンデンサと、前記コンデンサの両端の電圧を検出す
るＦＥＴ入力オペアンプと、前記コンテンサの電荷を放
電させる放電回路とを含むピーク・ディテクタ回路にお
いて、前記整流ダイオードとしてショットキ・バリア・
ダイオードを用い、前記放電回路にレベルコンパレータ
と微分回路によりパルス放電特性を持たせたことを特徴
とするピーク・ディテクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192764A JPH0481016A (ja) | 1990-07-20 | 1990-07-20 | ピーク・ディテクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192764A JPH0481016A (ja) | 1990-07-20 | 1990-07-20 | ピーク・ディテクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481016A true JPH0481016A (ja) | 1992-03-13 |
Family
ID=16296657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2192764A Pending JPH0481016A (ja) | 1990-07-20 | 1990-07-20 | ピーク・ディテクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006042413A (ja) * | 2004-07-22 | 2006-02-09 | Hitachi Industrial Equipment Systems Co Ltd | インバータ装置 |
-
1990
- 1990-07-20 JP JP2192764A patent/JPH0481016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006042413A (ja) * | 2004-07-22 | 2006-02-09 | Hitachi Industrial Equipment Systems Co Ltd | インバータ装置 |
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