JPH0481838B2 - - Google Patents
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- Publication number
- JPH0481838B2 JPH0481838B2 JP59215867A JP21586784A JPH0481838B2 JP H0481838 B2 JPH0481838 B2 JP H0481838B2 JP 59215867 A JP59215867 A JP 59215867A JP 21586784 A JP21586784 A JP 21586784A JP H0481838 B2 JPH0481838 B2 JP H0481838B2
- Authority
- JP
- Japan
- Prior art keywords
- group
- wiring
- line
- decoder
- gate circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特にそのワード線又
はビツト線選択用ゲート回路の信号入力部に関す
る。
はビツト線選択用ゲート回路の信号入力部に関す
る。
バイポーラ・スタテイツクRAMのワード線選
択用ゲート回路には、第３図に示す構成のものが
ある。MCAはメモリセルアレイで、図示しない
が縦、横に延びる各々一対のワード線及びビツト
線と、これらのワード線とビツト線の各交点に配
設されるフリツプフロツプ型メモリセルからな
る。Ｇ１，Ｇ２，……はワード線（ビツト線でも
同様であるが、こゝではワード線を取り上げる）
選択用のゲート回路であり、デコーダラインDL
より入力信号を受けてワード線選択出力を生じる
（ワード線をＨレベルにする）。このデコーダライ
ンDLはＡ群とＢ群の２群に分けられており、各
群内に複数本の配線があつてその中の１本のみが
Ｌ（ロー）レベル、残りはＨ（ハイ）レベルにされ
る。
択用ゲート回路には、第３図に示す構成のものが
ある。MCAはメモリセルアレイで、図示しない
が縦、横に延びる各々一対のワード線及びビツト
線と、これらのワード線とビツト線の各交点に配
設されるフリツプフロツプ型メモリセルからな
る。Ｇ１，Ｇ２，……はワード線（ビツト線でも
同様であるが、こゝではワード線を取り上げる）
選択用のゲート回路であり、デコーダラインDL
より入力信号を受けてワード線選択出力を生じる
（ワード線をＨレベルにする）。このデコーダライ
ンDLはＡ群とＢ群の２群に分けられており、各
群内に複数本の配線があつてその中の１本のみが
Ｌ（ロー）レベル、残りはＨ（ハイ）レベルにされ
る。
ゲート回路Ｇ１，Ｇ２，……は２入力ノアゲー
トであり、一方の入力はＡ群、他方の入力はＢ群
に接続され、両入力はＬレベルであるゲート回路
がＨレベルのワード線選択出力を生じる。本例で
はＡ，Ｂ群内の配線は各２本であり、これに図示
のように１，２，３，４の番号を付けると、ゲー
ト回路Ｇ１は２と４がＬのとき、同様にゲート回
路Ｇ２，Ｇ３，Ｇ４は１と４，２と３，１と３が
Ｌのとき当該ワード線を選択するＨレベル出力を
生じる。
トであり、一方の入力はＡ群、他方の入力はＢ群
に接続され、両入力はＬレベルであるゲート回路
がＨレベルのワード線選択出力を生じる。本例で
はＡ，Ｂ群内の配線は各２本であり、これに図示
のように１，２，３，４の番号を付けると、ゲー
ト回路Ｇ１は２と４がＬのとき、同様にゲート回
路Ｇ２，Ｇ３，Ｇ４は１と４，２と３，１と３が
Ｌのとき当該ワード線を選択するＨレベル出力を
生じる。
この方式では群内の１配線をＬとし、両入力が
共にＬのものがワード線選択出力を生じるので、
群内の配線数をｍとするとｍ×ｍ本のワード線の
１本を選択することができ、デコーダラインはｍ
＋ｍ本であるから、ｍが大になる程デコーダライ
ンの節減効果が大になる（デコーダラインをグル
ープ化せずゲート回路Ｇ１，Ｇ２，……を１入力
型とするならデコーダラインの必要本数はｍ×ｍ
本）。
共にＬのものがワード線選択出力を生じるので、
群内の配線数をｍとするとｍ×ｍ本のワード線の
１本を選択することができ、デコーダラインはｍ
＋ｍ本であるから、ｍが大になる程デコーダライ
ンの節減効果が大になる（デコーダラインをグル
ープ化せずゲート回路Ｇ１，Ｇ２，……を１入力
型とするならデコーダラインの必要本数はｍ×ｍ
本）。
アドレス信号を受けてデコーダラインDLを駆
動する回路は第５図の如き構成を有する。本回路
は４本の配線を有するＡ群駆動用で、これに用い
られるアドレス信号はＡ１，Ａ２の２ビツトであ
る。Ｑ１〜Ｑ６はトランジスタ、Ｒ１，Ｒ２はト
ランジスタ、CSは定電流源で、このような回路
がアドレス信号の各ビツトに設けられる。Ｑ７，
Ｑ８は、ビツトＡ２に対する該回路の出力トラン
ジスタで、Ａ１に対するそれのＱ５，Ｑ６に相当
する。この回路で、基準電圧VRに対してＡ１が
ＨであるとトランジスタＱ１がオン、Ｑ２がオフ
になり、トランジスタＱ５はＨ、Ｑ６はＬレベル
の入力を受け、Ａ群デコーダラインの１，２をＨ
レベル、３，４をＬレベルにする。アドレス信号
ビツトＡ２もＨとすると同様にＱ７がＨ、Ｑ８が
Ｌ入力を受け、Ａ群デコーダラインの１と３を
Ｈ、２と４をＬレベルにする。これらはワイヤー
ドオアの構成になつているので結局１〜３はＨ、
４がＬとなり、群内１配線のみがＬになる。Ａ１
＝Ｌ，Ａ２＝Ｈなら２が、Ａ１＝Ｈ，Ａ２＝Ｌな
ら３が、Ａ１＝Ａ２＝Ｌなら１がＬとなる。Ｂ群
駆動回路も同様である。
動する回路は第５図の如き構成を有する。本回路
は４本の配線を有するＡ群駆動用で、これに用い
られるアドレス信号はＡ１，Ａ２の２ビツトであ
る。Ｑ１〜Ｑ６はトランジスタ、Ｒ１，Ｒ２はト
ランジスタ、CSは定電流源で、このような回路
がアドレス信号の各ビツトに設けられる。Ｑ７，
Ｑ８は、ビツトＡ２に対する該回路の出力トラン
ジスタで、Ａ１に対するそれのＱ５，Ｑ６に相当
する。この回路で、基準電圧VRに対してＡ１が
ＨであるとトランジスタＱ１がオン、Ｑ２がオフ
になり、トランジスタＱ５はＨ、Ｑ６はＬレベル
の入力を受け、Ａ群デコーダラインの１，２をＨ
レベル、３，４をＬレベルにする。アドレス信号
ビツトＡ２もＨとすると同様にＱ７がＨ、Ｑ８が
Ｌ入力を受け、Ａ群デコーダラインの１と３を
Ｈ、２と４をＬレベルにする。これらはワイヤー
ドオアの構成になつているので結局１〜３はＨ、
４がＬとなり、群内１配線のみがＬになる。Ａ１
＝Ｌ，Ａ２＝Ｈなら２が、Ａ１＝Ｈ，Ａ２＝Ｌな
ら３が、Ａ１＝Ａ２＝Ｌなら１がＬとなる。Ｂ群
駆動回路も同様である。
ノアゲートＧ１，Ｇ２，……は第６図ａに示す
ようにトランジスタＱ１１〜Ｑ１３、抵抗Ｒ、定
電流源CSからなり、トランジスタＱ１１，Ｑ１
２のベースがｂ図に示すＡ群、Ｂ群の配線の１つ
に接続され、信号VA，VBを受ける。基準電圧VR
に対してVA及びVBがＬならＱ１１，Ｑ１２はオ
フ、Ｑ１３がオンとなり、出力VoはＨとなる。
これが、メモリセルアレイMCAのワード線の１
つを駆動する。
ようにトランジスタＱ１１〜Ｑ１３、抵抗Ｒ、定
電流源CSからなり、トランジスタＱ１１，Ｑ１
２のベースがｂ図に示すＡ群、Ｂ群の配線の１つ
に接続され、信号VA，VBを受ける。基準電圧VR
に対してVA及びVBがＬならＱ１１，Ｑ１２はオ
フ、Ｑ１３がオンとなり、出力VoはＨとなる。
これが、メモリセルアレイMCAのワード線の１
つを駆動する。
デコーダラインDLとゲート回路Ｇ１，Ｇ２，
……の各２入力端との間は第３図に示すように配
線l11，l12，l21，l22，……により接続されるが、
配線は分布容量Ｃを持ち、配線の抵抗と時定数を
作つて高速動作の妨げになる。この配線寄生容量
を低減すべく第４図に示すように隣り合う各ゲー
トの一方の入力端は互いに短絡し、共通配線l13
によりデコーダラインDLの該当配線へ接続する
方式が考えられている。この配線l13は第３図の
配線l12とl22に相当するものであるから、１本に
共通すれば寄生容量は半分で済む。なおゲートＧ
１，Ｇ２間の間隔は微小なので、ゲートＧ１，Ｇ
２の入力端を短絡するための配線l14の寄生容量
は無視できる。
……の各２入力端との間は第３図に示すように配
線l11，l12，l21，l22，……により接続されるが、
配線は分布容量Ｃを持ち、配線の抵抗と時定数を
作つて高速動作の妨げになる。この配線寄生容量
を低減すべく第４図に示すように隣り合う各ゲー
トの一方の入力端は互いに短絡し、共通配線l13
によりデコーダラインDLの該当配線へ接続する
方式が考えられている。この配線l13は第３図の
配線l12とl22に相当するものであるから、１本に
共通すれば寄生容量は半分で済む。なおゲートＧ
１，Ｇ２間の間隔は微小なので、ゲートＧ１，Ｇ
２の入力端を短絡するための配線l14の寄生容量
は無視できる。
この第４図の方式により配線寄生容量の低減が
可能であるが、ゲート回路のもう一方の入力端に
対する配線l11，l21，……は第３図と同じである
からこの配線の寄生容量は不変であり、寄生容量
低減対策が不充分である。本発明はかゝる点を改
善し、配線容量の一層の低減を図り、メモリ高速
動作化に寄与しようとするものである。
可能であるが、ゲート回路のもう一方の入力端に
対する配線l11，l21，……は第３図と同じである
からこの配線の寄生容量は不変であり、寄生容量
低減対策が不充分である。本発明はかゝる点を改
善し、配線容量の一層の低減を図り、メモリ高速
動作化に寄与しようとするものである。
本発明は、２群に分けられ、各群内の配線は１
つのみが他と異なるレベルにされるデコーダライ
ンの各群の１配線より入力信号を受け、ワード線
又はビツト線選択出力を生じる複数のゲート回路
を備える半導体記憶装置において、該ゲート回路
とデコーダラインの接続は、隣り合うゲート回路
の信号入力端を互いに短絡し共通配線により前記
デコーダラインの各群の１配線に接続することに
より行なつてなることを特徴とするものである。
つのみが他と異なるレベルにされるデコーダライ
ンの各群の１配線より入力信号を受け、ワード線
又はビツト線選択出力を生じる複数のゲート回路
を備える半導体記憶装置において、該ゲート回路
とデコーダラインの接続は、隣り合うゲート回路
の信号入力端を互いに短絡し共通配線により前記
デコーダラインの各群の１配線に接続することに
より行なつてなることを特徴とするものである。
第１図で説明すると、この図で第３図、第４図
と同じ部分には同じ符号が付してある。これらの
図を対比すれば明らかなように本発明では隣り合
うゲート回路Ｇ１とＧ２，Ｇ２とＧ３，Ｇ３とＧ
４，……の入力端の各一方を配線l14，l24，……
で短絡しかつこれらを共通配線l13，l23，……に
よりデコーダラインDLの該当配線へ接続する。
このようにすれば、第３図の配線l11，l21，……
についても寄生容量の半減が可能となり、全体と
して大きな寄生容量低減効果が得られる。
と同じ部分には同じ符号が付してある。これらの
図を対比すれば明らかなように本発明では隣り合
うゲート回路Ｇ１とＧ２，Ｇ２とＧ３，Ｇ３とＧ
４，……の入力端の各一方を配線l14，l24，……
で短絡しかつこれらを共通配線l13，l23，……に
よりデコーダラインDLの該当配線へ接続する。
このようにすれば、第３図の配線l11，l21，……
についても寄生容量の半減が可能となり、全体と
して大きな寄生容量低減効果が得られる。
勿論ゲート回路を第１図のように結線しても、
ワード線選択に支障はない。即ち、図から明らか
なようにＧ１は２と４，Ｇ２は２と３，Ｇ３は１
と３，Ｇ４は１と４がＬのときＨレベル出力を生
じ、第３図、第４図と同様である。唯、隣り合う
ゲート回路の入力端を短絡して共通配線によりデ
コーダラインへ接続するという条件から、アドレ
ス信号ビツトＡ１，Ａ２，……が変るにつれて選
択されるワード線の順序は、第１図と第３図、第
４図では異なる。例えば第３図ではアドレス信号
ビツトＡ１，Ｂ１が00でＧ１が選択出力を生じる
とすると、10ではＧ２，01でＧ３，11でＧ４が選
択出力を生じ、この点は第４図も同じであるが、
第１図では00でＧ１，01でＧ２，11でＧ３，10で
Ｇ４が選択出力を生じることになる。しかしメモ
リでは一般にアドレス信号ビツト群と選択される
ワード線とは一対一対応しているというだけで、
実際にどのワード線が選択されるかはマスクパタ
ーン設計者の手に委ねられており、アドレスが00
……00，00……01，00……10，00……11，……と
変るときワード線が端から１番目、２番目、３番
目、４番目、……と順序よく選択される、必ずそ
のようになつている、というものではない。従つ
て選択順が変るということは、格別問題にならな
い。
ワード線選択に支障はない。即ち、図から明らか
なようにＧ１は２と４，Ｇ２は２と３，Ｇ３は１
と３，Ｇ４は１と４がＬのときＨレベル出力を生
じ、第３図、第４図と同様である。唯、隣り合う
ゲート回路の入力端を短絡して共通配線によりデ
コーダラインへ接続するという条件から、アドレ
ス信号ビツトＡ１，Ａ２，……が変るにつれて選
択されるワード線の順序は、第１図と第３図、第
４図では異なる。例えば第３図ではアドレス信号
ビツトＡ１，Ｂ１が00でＧ１が選択出力を生じる
とすると、10ではＧ２，01でＧ３，11でＧ４が選
択出力を生じ、この点は第４図も同じであるが、
第１図では00でＧ１，01でＧ２，11でＧ３，10で
Ｇ４が選択出力を生じることになる。しかしメモ
リでは一般にアドレス信号ビツト群と選択される
ワード線とは一対一対応しているというだけで、
実際にどのワード線が選択されるかはマスクパタ
ーン設計者の手に委ねられており、アドレスが00
……00，00……01，00……10，00……11，……と
変るときワード線が端から１番目、２番目、３番
目、４番目、……と順序よく選択される、必ずそ
のようになつている、というものではない。従つ
て選択順が変るということは、格別問題にならな
い。
隣り合うゲート回路の入力端を短絡し、共通配
線でデコーダラインの該当する配線へ接続する、
ということはゲート回路数が多くなつても可能で
ある。第２図はＡ，Ｂ群が各々４本の配線からな
り、従つて４×４＝16本のワード線選択が可能な
回路におけるゲート回路Ｇ１，Ｇ２，……の結線
状態を示す。各ゲート回路共Ａ群、Ｂ群から１入
力を得、隣り合う入力端は短絡して共通配線によ
りデコーダラインの該当配線へ接続している。図
面から明らかなように各ノアゲートＧ１，Ｇ２，
……は次のときＨレベル出力を生じる。
線でデコーダラインの該当する配線へ接続する、
ということはゲート回路数が多くなつても可能で
ある。第２図はＡ，Ｂ群が各々４本の配線からな
り、従つて４×４＝16本のワード線選択が可能な
回路におけるゲート回路Ｇ１，Ｇ２，……の結線
状態を示す。各ゲート回路共Ａ群、Ｂ群から１入
力を得、隣り合う入力端は短絡して共通配線によ
りデコーダラインの該当配線へ接続している。図
面から明らかなように各ノアゲートＧ１，Ｇ２，
……は次のときＨレベル出力を生じる。
Ｇ１：１と８がＬ Ｇ９：３と８がＬ
Ｇ２：１と７がＬ Ｇ１０：３と７がＬ
Ｇ３：２と７がＬ Ｇ１１：４と７がＬ
Ｇ４：２と６がＬ Ｇ１２：４と６がＬ
Ｇ５：１と６がＬ Ｇ１３：３と６がＬ
Ｇ６：１と５がＬ Ｇ１４：３と５がＬ
Ｇ７：２と５がＬ Ｇ１５：４と５がＬ
Ｇ８：２と８がＬ Ｇ１６：４と８がＬ
なお両端のゲートＧ１とＧ１６の外側入力端の
みは、短絡すべき相手がなく、それぞれ独立配線
になる。ゲート回路数が32，64，……でも同様に
拡張できる。またゲート回路はＬレベル入力でＨ
レベル選択出力を生じるが、これはＨレベル入力
でＨレベル選択出力を生じるようにしてもよく、
この場合は当然ゲート回路Ｇ１，Ｇ２，……はア
ンドゲートになり、デコーダラインは群内の１配
線のみがＨで残りはＬとなる。
みは、短絡すべき相手がなく、それぞれ独立配線
になる。ゲート回路数が32，64，……でも同様に
拡張できる。またゲート回路はＬレベル入力でＨ
レベル選択出力を生じるが、これはＨレベル入力
でＨレベル選択出力を生じるようにしてもよく、
この場合は当然ゲート回路Ｇ１，Ｇ２，……はア
ンドゲートになり、デコーダラインは群内の１配
線のみがＨで残りはＬとなる。
以上説明したように本発明によればゲート回路
とデコーダラインとを接続する配線の寄生容量を
一層低減することができ、メモリ高速動作化に寄
与することができる。
とデコーダラインとを接続する配線の寄生容量を
一層低減することができ、メモリ高速動作化に寄
与することができる。
第１図および第２図は本発明の説明図、第３図
〜第６図は従来回路の説明図である。 図面でDLはデコーダライン、Ｇ１，Ｇ２，…
…はゲート回路、MCAはメモリセルアレイ、
l14，l24，……は短絡用の配線、l13，l23，……は
共通配線である。
〜第６図は従来回路の説明図である。 図面でDLはデコーダライン、Ｇ１，Ｇ２，…
…はゲート回路、MCAはメモリセルアレイ、
l14，l24，……は短絡用の配線、l13，l23，……は
共通配線である。
Claims (1)
- 【特許請求の範囲】 １ ２群に分けられ、各群内の配線は１つのみが
他と異なるレベルにされるデコーダラインの各群
の１配線より入力信号を受け、ワード線又はビツ
ト線選択出力を生じる複数のゲート回路を備える
半導体記憶装置において、 該ゲート回路とデコーダラインの接続は、隣り
合うゲート回路の信号入力端を互いに短絡し共通
配線により前記デコーダラインの各群の１配線に
接続することにより行なつてなることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215867A JPS6194291A (ja) | 1984-10-15 | 1984-10-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215867A JPS6194291A (ja) | 1984-10-15 | 1984-10-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194291A JPS6194291A (ja) | 1986-05-13 |
| JPH0481838B2 true JPH0481838B2 (ja) | 1992-12-25 |
Family
ID=16679579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215867A Granted JPS6194291A (ja) | 1984-10-15 | 1984-10-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194291A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3013855B2 (ja) * | 1988-09-14 | 2000-02-28 | 株式会社日立製作所 | 半導体メモリ |
| TWI224651B (en) | 2001-11-30 | 2004-12-01 | Yamaha Motor Co Ltd | Engine controller |
-
1984
- 1984-10-15 JP JP59215867A patent/JPS6194291A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6194291A (ja) | 1986-05-13 |
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