JPH079976B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH079976B2 JPH079976B2 JP8349586A JP8349586A JPH079976B2 JP H079976 B2 JPH079976 B2 JP H079976B2 JP 8349586 A JP8349586 A JP 8349586A JP 8349586 A JP8349586 A JP 8349586A JP H079976 B2 JPH079976 B2 JP H079976B2
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- JP
- Japan
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- output
- data
- memory
- terminal
- gate
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000000872 buffer Substances 0.000 claims description 16
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、読み出し専用メモリに係り、特に、メモリ構
成をROMコードマスクにより可変とした半導体メモリに
関する。
成をROMコードマスクにより可変とした半導体メモリに
関する。
近年、読み出し専用メモリは、マイクロコンピュータの
発展に伴い、そのメモリ構成は、Ｎワード×８ビットか
ら、Ｎワード×16ビット、Ｎワード×32ビットへと移行
してゆく傾向にある。
発展に伴い、そのメモリ構成は、Ｎワード×８ビットか
ら、Ｎワード×16ビット、Ｎワード×32ビットへと移行
してゆく傾向にある。
そこで、読み出し専用メモリにおいて、ユーザーの要求
に応じて、メモリ構成を可変とする必要がある。
に応じて、メモリ構成を可変とする必要がある。
従来の読み出し専用メモリは、第２図に示すように、ア
ドレスデータが、アドレス入力バッファに入力されると
Ｘデコーダ及びＹデコーダが選択され、メモリマトリク
スのセルが選ばれ、前記セルの情報がＹセレクタを介し
センスアンプで検出され、出力バッファが増幅され、出
力端子より出力される。
ドレスデータが、アドレス入力バッファに入力されると
Ｘデコーダ及びＹデコーダが選択され、メモリマトリク
スのセルが選ばれ、前記セルの情報がＹセレクタを介し
センスアンプで検出され、出力バッファが増幅され、出
力端子より出力される。
従って、この種の読み出し専用メモリのメモリ構成を可
変とする為には、 （１）各メモリ構成ごとに読み出し専用メモリを設計す
る。
変とする為には、 （１）各メモリ構成ごとに読み出し専用メモリを設計す
る。
（２）メモリ構成を外部端子より制御する等の方法があ
る。
る。
（１）の方法では、多くの設計工数を必要とし、生産す
る品種が多様化することにより、生産上の効率が悪化す
る。
る品種が多様化することにより、生産上の効率が悪化す
る。
又、（２）の方法では、端子数が多く必要となるという
欠点がある。
欠点がある。
本発明の目的は、従来技術のかかる問題点を改善し、RO
Mコードマスクにより、メモリを構成するワード線，出
力端子数を可変とする読み出し専用メモリを提供するも
のである。
Mコードマスクにより、メモリを構成するワード線，出
力端子数を可変とする読み出し専用メモリを提供するも
のである。
本発明の半導体装置は、メモリマトリックスから複数の
データを読み出す出力バッファと、複数のデータ出力端
子と、第１のモードと第２のモードとを切り換えて出力
する切替手段と、前記切替手段からの出力が前記第１の
モードのときは前記読み出された複数のデータを前記複
数のデータ出力端子にそれぞれ出力し、前記切替手段か
らの出力が第２のモードのときは前記読み出された複数
のデータを複数のグループに分割し、当該分割されたグ
ループの内選択信号によって選択されたグループのデー
タを前記データ出力端子の中の選択されたデータ出力端
子にそれぞれ出力する手段とを備えたことを特徴とす
る。
データを読み出す出力バッファと、複数のデータ出力端
子と、第１のモードと第２のモードとを切り換えて出力
する切替手段と、前記切替手段からの出力が前記第１の
モードのときは前記読み出された複数のデータを前記複
数のデータ出力端子にそれぞれ出力し、前記切替手段か
らの出力が第２のモードのときは前記読み出された複数
のデータを複数のグループに分割し、当該分割されたグ
ループの内選択信号によって選択されたグループのデー
タを前記データ出力端子の中の選択されたデータ出力端
子にそれぞれ出力する手段とを備えたことを特徴とす
る。
次に、本発明を、図面を参照しながら詳細に説明する。
第１図は、本発明の一実施例を示す図である。同図は、
第２図の従来の読み出し専用メモリが、出力バッファの
出力が直接出力端子に接続されているのに対して、出力
バッファと出力端子が論理回路を介して接続されてい
る。前記論理回路は、ROMコードマスク切換部の情報に
より、メモリを構成するワード数が可変となる。
第２図の従来の読み出し専用メモリが、出力バッファの
出力が直接出力端子に接続されているのに対して、出力
バッファと出力端子が論理回路を介して接続されてい
る。前記論理回路は、ROMコードマスク切換部の情報に
より、メモリを構成するワード数が可変となる。
以下に、前記論理回路と、前記ROMコードマスク切換部
について、第３図を用いて説明する。第３図において、
出力バッファQ5，Q6の出力a2，a1は、それぞれトランス
ファゲートQ1，Q2を介して、端子Oiに接続され、トラン
スファゲートQ1のゲートには、インバータQ7の出力が、
トランスファゲートQ2のゲートには、インバータQ7の入
力信号COが接続され、前記信号COは、ROMコードマスク
１により論理レベルが固定された信号Bmと端子O2i／A-1
を入力信号とするNORゲートQ4の出力信号となってお
り、前記端子O2i／A-1と出力バッファQ6はBmをゲート信
号とするトランスファゲートQ3を介して接続されてい
る。
について、第３図を用いて説明する。第３図において、
出力バッファQ5，Q6の出力a2，a1は、それぞれトランス
ファゲートQ1，Q2を介して、端子Oiに接続され、トラン
スファゲートQ1のゲートには、インバータQ7の出力が、
トランスファゲートQ2のゲートには、インバータQ7の入
力信号COが接続され、前記信号COは、ROMコードマスク
１により論理レベルが固定された信号Bmと端子O2i／A-1
を入力信号とするNORゲートQ4の出力信号となってお
り、前記端子O2i／A-1と出力バッファQ6はBmをゲート信
号とするトランスファゲートQ3を介して接続されてい
る。
前記信号BmがROMコードマスク１により、ハイレベル（V
cc側）に固定されるとNORゲートQ4の出力COはO2i／A-1
の入力と無関係にロウレベルとなり、トランスファゲー
トQ1，Q3がオン状態、トランスファゲートQ2がオフ状態
となり、端子Oi,O2i／A-1にはそれぞれ出力バッファ
Q5，Q6の出力a2，a1が出力される。
cc側）に固定されるとNORゲートQ4の出力COはO2i／A-1
の入力と無関係にロウレベルとなり、トランスファゲー
トQ1，Q3がオン状態、トランスファゲートQ2がオフ状態
となり、端子Oi,O2i／A-1にはそれぞれ出力バッファ
Q5，Q6の出力a2，a1が出力される。
一方、前記信号BmがROMコードマスク１によりロウレベ
ル（GND側）に固定されると、トランスファゲートQ
3は、オフ状態となり、端子O2i／A-1は、出力バッファQ
6から切離されて、アドレス入力端子例えば、アドレス
入力端子として使用可能となり、NORゲートQ4の出力CO
に前記端子O2i／A-1の反転論理が出力されるので、O2i
／A-1で、トランスファゲートQ1，Q2を交互にオン状態
として、出力バッファQ5，Q6の出力を端子Oiに出力する
ことができる。
ル（GND側）に固定されると、トランスファゲートQ
3は、オフ状態となり、端子O2i／A-1は、出力バッファQ
6から切離されて、アドレス入力端子例えば、アドレス
入力端子として使用可能となり、NORゲートQ4の出力CO
に前記端子O2i／A-1の反転論理が出力されるので、O2i
／A-1で、トランスファゲートQ1，Q2を交互にオン状態
として、出力バッファQ5，Q6の出力を端子Oiに出力する
ことができる。
従って、信号Bmがハイレベルの場合、端子Oi,O2i／A-1
は、出力端子となり、２ビット出力となる。信号Bmがロ
ウレベルの場合は、端子O2i／A-1は、ハイ・インピーダ
ンスとなるので、アドレス入力端子として使用すること
により、端子Oiを出力端子とし、内部データを取り出す
ことが出来る。従ってこの時、１ビット出力となる。
は、出力端子となり、２ビット出力となる。信号Bmがロ
ウレベルの場合は、端子O2i／A-1は、ハイ・インピーダ
ンスとなるので、アドレス入力端子として使用すること
により、端子Oiを出力端子とし、内部データを取り出す
ことが出来る。従ってこの時、１ビット出力となる。
第１図の回路路に於いて、前記出力CO及びBmは、論理回
路内の各トランスファゲートに接続されており、ROMコ
ードマスクにより、出力ビット数は、O1，O2，…Oi,…O
2i-1，O2i（２×ｉビット出力）と、O1，O2，…Oi（ｉ
ビット出力）の２種類が得られる。つまり、アドレスA0
〜Aj，出力ビットO0〜O2-iのメモリ構成（2j+1）ワード
×（２・ｉ）ビットと、アドレスA-1，A0〜Aj，出力ビ
ットO0〜Oiのメモリ構成（2j+2）ワード×（ｉ）ビット
の２種類のメモリ構成が得られる。
路内の各トランスファゲートに接続されており、ROMコ
ードマスクにより、出力ビット数は、O1，O2，…Oi,…O
2i-1，O2i（２×ｉビット出力）と、O1，O2，…Oi（ｉ
ビット出力）の２種類が得られる。つまり、アドレスA0
〜Aj，出力ビットO0〜O2-iのメモリ構成（2j+1）ワード
×（２・ｉ）ビットと、アドレスA-1，A0〜Aj，出力ビ
ットO0〜Oiのメモリ構成（2j+2）ワード×（ｉ）ビット
の２種類のメモリ構成が得られる。
この場合、増加したアドレスは、使用しない出力端子を
使用することになるので、端子数を増やす必要がない。
又、信号BmをROMコードマスクで切換えるのは、イオン
注入工程，コンタクト工程等で、容易に実現可能であ
り、前記工程まで、同一の製品として生産できるので生
産上の効率が上がり、それぞれのメモリ構成により新規
に設計することも不要となる。又、前記論理回路を、第
４図の様にすることに同様にO3i／A-1，O4i／A-2がROM
コーマスクにより入力端子と出力端子とに切換り、メモ
リ構成を可変とできる事は、容易に理解出来る。
使用することになるので、端子数を増やす必要がない。
又、信号BmをROMコードマスクで切換えるのは、イオン
注入工程，コンタクト工程等で、容易に実現可能であ
り、前記工程まで、同一の製品として生産できるので生
産上の効率が上がり、それぞれのメモリ構成により新規
に設計することも不要となる。又、前記論理回路を、第
４図の様にすることに同様にO3i／A-1，O4i／A-2がROM
コーマスクにより入力端子と出力端子とに切換り、メモ
リ構成を可変とできる事は、容易に理解出来る。
以上説明した様に、本発明によれば、複数の出力バッフ
ァの出力が、それぞれ、トランスファゲートを介して端
子に接続され、そのトランスファゲートのゲートにはNO
R論理ゲートあるいは、NAND論理ゲートの出力が直接あ
るいは、インバータを介して接続され、前記NOR論理ゲ
ートあるいはNAND論理ゲートの入力端子の論理レベルが
ROMコードマスクにより固定されると同時にある端子と
出力バッファを接続しているトランスファゲートのゲー
ト信号となっており、前記端子を前記NOR論理ゲートあ
るいはNAND論理ゲートの入力端子とすることにより、端
子数を増やすことなく、又、新規設計が不要で生産上の
効率を下げる事なく、ROMコードマスクにより、メモリ
を構成するワード数と出力端子数を可変とする読み出し
専用メモリを得ることができる。
ァの出力が、それぞれ、トランスファゲートを介して端
子に接続され、そのトランスファゲートのゲートにはNO
R論理ゲートあるいは、NAND論理ゲートの出力が直接あ
るいは、インバータを介して接続され、前記NOR論理ゲ
ートあるいはNAND論理ゲートの入力端子の論理レベルが
ROMコードマスクにより固定されると同時にある端子と
出力バッファを接続しているトランスファゲートのゲー
ト信号となっており、前記端子を前記NOR論理ゲートあ
るいはNAND論理ゲートの入力端子とすることにより、端
子数を増やすことなく、又、新規設計が不要で生産上の
効率を下げる事なく、ROMコードマスクにより、メモリ
を構成するワード数と出力端子数を可変とする読み出し
専用メモリを得ることができる。
第１図，第３図，第４図は本発明の一実施例を示す回路
図、第２図は従来の読み出し専用メモリを示す図であ
る。 尚図において、１……ROMコード工程切換部、２……論
理回路、３……出力バッファ、４……センス・アンプ、
５……Ｙ・セレクタ、６……メモリマトリクス、７……
Ｘデコーダ、８……Ｙデコーダ、９……アドレス入力バ
ッファ、Q1，Q2，Q3，……トランスファゲート、Q4……
NORゲート、Q5，Q6……出力バッファ、Q7，Q8，Q9……
インバータ。
図、第２図は従来の読み出し専用メモリを示す図であ
る。 尚図において、１……ROMコード工程切換部、２……論
理回路、３……出力バッファ、４……センス・アンプ、
５……Ｙ・セレクタ、６……メモリマトリクス、７……
Ｘデコーダ、８……Ｙデコーダ、９……アドレス入力バ
ッファ、Q1，Q2，Q3，……トランスファゲート、Q4……
NORゲート、Q5，Q6……出力バッファ、Q7，Q8，Q9……
インバータ。
Claims (2)
- 【請求項１】メモリマトリックスから複数のデータを読
み出す出力バッファと、複数のデータ出力端子と、第１
のモードと第２のモードとを切り換えて出力する切替手
段と、前記切替手段からの出力が前記第１のモードのと
きは前記読み出された複数のデータを前記複数のデータ
出力端子にそれぞれ出力し、前記切替手段からの出力が
第２のモードのときは前記読み出された複数のデータを
複数のグループに分割し、当該分割されたグループの内
選択信号によって選択されたグループのデータを前記デ
ータ出力端子の中の選択されたデータ出力端子にそれぞ
れ出力する手段とを備えたことを特徴とする半導体メモ
リ。 - 【請求項２】前記選択信号は前記選択されたデータ出力
端子以外のデータ出力端子から供給されていることを特
徴とする特許請求の範囲第１項記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-75734 | 1985-04-10 | ||
| JP7573485 | 1985-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242444A JPS6242444A (ja) | 1987-02-24 |
| JPH079976B2 true JPH079976B2 (ja) | 1995-02-01 |
Family
ID=13584796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349586A Expired - Lifetime JPH079976B2 (ja) | 1985-04-10 | 1986-04-10 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4706219A (ja) |
| EP (1) | EP0198429B1 (ja) |
| JP (1) | JPH079976B2 (ja) |
| DE (1) | DE3680371D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736269B2 (ja) * | 1985-08-30 | 1995-04-19 | 株式会社日立製作所 | 半導体記憶装置 |
| US4819212A (en) * | 1986-05-31 | 1989-04-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with readout test circuitry |
| JPS635444A (ja) * | 1986-06-25 | 1988-01-11 | Hitachi Ltd | マイクロプロセツサ |
| US5265045A (en) * | 1986-10-31 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memory circuit group |
| DE3884492T2 (de) * | 1987-07-15 | 1994-02-17 | Hitachi Ltd | Integrierte Halbleiterschaltungsanordnung. |
| US5257234A (en) * | 1987-07-15 | 1993-10-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH0697560B2 (ja) * | 1987-11-19 | 1994-11-30 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2600304B2 (ja) * | 1988-06-30 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置とこれを用いたデータパス |
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| JP2871975B2 (ja) * | 1992-09-29 | 1999-03-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
| JPH0855471A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | 同期型半導体記憶装置 |
| US5689462A (en) * | 1995-12-22 | 1997-11-18 | Townsend And Townsend And Crew, Llp | Parallel output buffers in memory circuits |
| US5900021A (en) * | 1997-04-04 | 1999-05-04 | United Memories, Inc. | Pad input select circuit for use with bond options |
| US7363422B2 (en) | 2000-01-05 | 2008-04-22 | Rambus Inc. | Configurable width buffered module |
| US7266634B2 (en) | 2000-01-05 | 2007-09-04 | Rambus Inc. | Configurable width buffered module having flyby elements |
| US7404032B2 (en) | 2000-01-05 | 2008-07-22 | Rambus Inc. | Configurable width buffered module having switch elements |
| US7356639B2 (en) | 2000-01-05 | 2008-04-08 | Rambus Inc. | Configurable width buffered module having a bypass circuit |
| US7017002B2 (en) | 2000-01-05 | 2006-03-21 | Rambus, Inc. | System featuring a master device, a buffer device and a plurality of integrated circuit memory devices |
| DE10339343A1 (de) * | 2003-08-25 | 2005-05-04 | Zentr Mikroelekt Dresden Gmbh | Verfahren und Anordnung zur Herstellung eines Speicher-Chips mit verschiedenen Datenbitbreiten |
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
| US7562271B2 (en) | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US7464225B2 (en) | 2005-09-26 | 2008-12-09 | Rambus Inc. | Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology |
| US11328764B2 (en) | 2005-09-26 | 2022-05-10 | Rambus Inc. | Memory system topologies including a memory die stack |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150179A (en) * | 1979-05-04 | 1980-11-21 | Fujitsu Ltd | Semiconductor memory unit |
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
| JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
-
1986
- 1986-04-10 US US06/850,302 patent/US4706219A/en not_active Expired - Lifetime
- 1986-04-10 EP EP86104924A patent/EP0198429B1/en not_active Expired
- 1986-04-10 JP JP8349586A patent/JPH079976B2/ja not_active Expired - Lifetime
- 1986-04-10 DE DE8686104924T patent/DE3680371D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242444A (ja) | 1987-02-24 |
| DE3680371D1 (de) | 1991-08-29 |
| EP0198429B1 (en) | 1991-07-24 |
| EP0198429A3 (en) | 1988-08-17 |
| US4706219A (en) | 1987-11-10 |
| EP0198429A2 (en) | 1986-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |