JPH0482239A - Ｔａｂ型半導体集積回路装置 - Google Patents
Ｔａｂ型半導体集積回路装置Info
- Publication number
- JPH0482239A JPH0482239A JP19498590A JP19498590A JPH0482239A JP H0482239 A JPH0482239 A JP H0482239A JP 19498590 A JP19498590 A JP 19498590A JP 19498590 A JP19498590 A JP 19498590A JP H0482239 A JPH0482239 A JP H0482239A
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- Japan
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- chips
- integrated circuit
- signal
- semiconductor integrated
- type semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はＴ Ａ Ｂ （Ｔ ａｐｅ Ａ ｏｕｔｏｇａ
ｔｅｄＢ ｏ＃ｎｄｉｎｇ ）型半導体集積回路装置に
関する。
ｔｅｄＢ ｏ＃ｎｄｉｎｇ ）型半導体集積回路装置に
関する。
（従来の技術）
従来のフィルムキャリア（ＴＡＢ）半導体集積回路装置
としては、唯一１列チップを搭載するもの、及び複数列
チップを搭載するものがある。
としては、唯一１列チップを搭載するもの、及び複数列
チップを搭載するものがある。
第５図は前者の例で、１１は絶縁フィルム、１２はリー
ドパターン領域、１３はＬＳＩチップ。
ドパターン領域、１３はＬＳＩチップ。
１４は膜状のリードである。後者の複数列チップの場合
は、第５図のフィルム１１より広幅のフィルム上に、チ
ップ１３を含むリードパターン領域１２が縦横マトリク
ス状に並んでいる。
は、第５図のフィルム１１より広幅のフィルム上に、チ
ップ１３を含むリードパターン領域１２が縦横マトリク
ス状に並んでいる。
（発明が解決しようとする課題）
上記唯一１列チップ搭載のものに、−括バーンインテス
トを行なおうとする場合、全チップへの簡単な信号、電
源ライン程度はフィルム１１上にバターニングできるが
、チップ全テストを行なう複雑”な配線パターニングは
困難である。まして複数列チップ搭載の場合は、チップ
を含むリードパターン領域がマトリクス状に並んでいる
だけで、テスト関係の工夫はなされていない。
トを行なおうとする場合、全チップへの簡単な信号、電
源ライン程度はフィルム１１上にバターニングできるが
、チップ全テストを行なう複雑”な配線パターニングは
困難である。まして複数列チップ搭載の場合は、チップ
を含むリードパターン領域がマトリクス状に並んでいる
だけで、テスト関係の工夫はなされていない。
そこで本発明の目的は、比較的簡単な構成で、容易に各
種テストが行なえるＴＡＢ型半導体集積回路装置を提供
することにある。
種テストが行なえるＴＡＢ型半導体集積回路装置を提供
することにある。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、
（１）同一種類のチップあるいは複数種類のチップをマ
トリクス状に配置したＴＡＢ型半導体集積回路装置にお
いて、フィルムキャリア上に前記マトリクスのＸ方向、
Ｘ方向デコードラインを設け、該デコードラインで選択
されたチップのテストに用いる手段を設けたことを特徴
とするＴＡＢ型半導体集積回路装置／−ｔ’ｓ＞ｂ、１
−１誓Ｄ４は。
トリクス状に配置したＴＡＢ型半導体集積回路装置にお
いて、フィルムキャリア上に前記マトリクスのＸ方向、
Ｘ方向デコードラインを設け、該デコードラインで選択
されたチップのテストに用いる手段を設けたことを特徴
とするＴＡＢ型半導体集積回路装置／−ｔ’ｓ＞ｂ、１
−１誓Ｄ４は。
（２）前記テストは、選択チップに信号を印加し、該信
号に対する応答信号から判別するものである前記（１）
に記載のＴＡＢ型半導体集積回路装置／１・・漬３．（
札キセ舗；１・ （３）前記デコードラインで前記フィルムキャリア上の
全チップを選択し、該選択チップの入力信号に対する応
答信号からテスト結果を判別することを特徴とする前記
（１）に記載のＴＡＢ型半導体集積回路装置、ｌ−ｌ・
・馬さ。
号に対する応答信号から判別するものである前記（１）
に記載のＴＡＢ型半導体集積回路装置／１・・漬３．（
札キセ舗；１・ （３）前記デコードラインで前記フィルムキャリア上の
全チップを選択し、該選択チップの入力信号に対する応
答信号からテスト結果を判別することを特徴とする前記
（１）に記載のＴＡＢ型半導体集積回路装置、ｌ−ｌ・
・馬さ。
即ち本発明は、複数列チップ搭載時の２次元的な広がり
に注目して、ｘ、ｙデコード機能モード（構成）を用い
、任意のチップ選択、全チップへの信号の一斉同報、任
意のチップへの信号の印加観測等を容易に行なうもので
ある。
に注目して、ｘ、ｙデコード機能モード（構成）を用い
、任意のチップ選択、全チップへの信号の一斉同報、任
意のチップへの信号の印加観測等を容易に行なうもので
ある。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図は
同実施例の概略的平面図、第２図ないし第４図は同実施
例の一部を取り出し、配線部を更に詳細化したものであ
るが、ここで第５図のものと対応する個所には同一符号
を用い、かつ適宜添付を付す。
同実施例の概略的平面図、第２図ないし第４図は同実施
例の一部を取り出し、配線部を更に詳細化したものであ
るが、ここで第５図のものと対応する個所には同一符号
を用い、かつ適宜添付を付す。
第１図に複数列チップ搭載フィルムキャリアを示す。こ
の複数列チップ搭載フィルムキャリアのＸ方向とＸ方向
に、第２図のようにＸデコーダ ドｆイン２１．ｙデコードライン２２をパターンニング
しておき、搭載チップ１３＋１． １３１２．・・・１
３２１、 １３２２． ・・・に対し、外部のテスタ、
デコーダ等から信号を印加する。例えば、ｘ、ｙデコー
ド信号の“０”、“１“により、任意のチップを選択で
きるモニド（構成）をもっている。
の複数列チップ搭載フィルムキャリアのＸ方向とＸ方向
に、第２図のようにＸデコーダ ドｆイン２１．ｙデコードライン２２をパターンニング
しておき、搭載チップ１３＋１． １３１２．・・・１
３２１、 １３２２． ・・・に対し、外部のテスタ、
デコーダ等から信号を印加する。例えば、ｘ、ｙデコー
ド信号の“０”、“１“により、任意のチップを選択で
きるモニド（構成）をもっている。
また第３図のように、全チップに一斉に信号とか電源を
印加できるライン２３がバターニングされていて、−斉
同報モードを有し、ライン２３からバーンインテスト時
に電源ＶＤＤ、Ｖ５８、クロック信号等を一斉に印加す
る。
印加できるライン２３がバターニングされていて、−斉
同報モードを有し、ライン２３からバーンインテスト時
に電源ＶＤＤ、Ｖ５８、クロック信号等を一斉に印加す
る。
また第４図のように、任意のチップにテスト用信号を印
加観測できるモード用にライン２４がバターニングされ
ている。このライン２４は、チップ１３の１つに信号を
送り、その応答信号によるテストをするもので、ライン
２４を複数のチップ１３にシリアルにつないでもよいし
、各チップ１３にそれぞれ専用のライン２４を設けても
よい。
加観測できるモード用にライン２４がバターニングされ
ている。このライン２４は、チップ１３の１つに信号を
送り、その応答信号によるテストをするもので、ライン
２４を複数のチップ１３にシリアルにつないでもよいし
、各チップ１３にそれぞれ専用のライン２４を設けても
よい。
上記ライン２４をシリアルにつないだ場合、ライン数を
極少化できる。第４図のモード（ｉｌｌ成）によれば、
エクスターナル・スキャン（Ｅ ｘｔｅｒｎａｌＳｃａ
ｎ）により製品テストすることができる。第２図〜第４
図のライン構成を用いた場合、ラインに重なる部分が生
じ得るが、多層配線化すれば問題はない。
極少化できる。第４図のモード（ｉｌｌ成）によれば、
エクスターナル・スキャン（Ｅ ｘｔｅｒｎａｌＳｃａ
ｎ）により製品テストすることができる。第２図〜第４
図のライン構成を用いた場合、ラインに重なる部分が生
じ得るが、多層配線化すれば問題はない。
以上の一斉同報及び任意チップの信号印加観測は、ｘ、
Ｘ方向の２次元的にチップを搭載する場合に、配線バタ
ーニングが容易であるし、任意のチップを選択するデコ
ーダラインもバターニングが容易である。ここで搭載で
きるチップとして、同一チップであれば従来のＴＡＢテ
ープの延長であるし、別チップであれば全体的なシステ
ムとなり、システム全体としての一部バーンインテスト
及び全製品テストか可能となる。
Ｘ方向の２次元的にチップを搭載する場合に、配線バタ
ーニングが容易であるし、任意のチップを選択するデコ
ーダラインもバターニングが容易である。ここで搭載で
きるチップとして、同一チップであれば従来のＴＡＢテ
ープの延長であるし、別チップであれば全体的なシステ
ムとなり、システム全体としての一部バーンインテスト
及び全製品テストか可能となる。
［発明の効果］
以上説明した如く本発明によれば、２次元的に搭載され
た各チップを、比較的簡単な構成で、任意かつ容易に各
種テストがＴＡＢ型半導体集積回路装置が提供できる。
た各チップを、比較的簡単な構成で、任意かつ容易に各
種テストがＴＡＢ型半導体集積回路装置が提供できる。
第１図は本発明の実施例の構成図、第２図ないし第４図
は同一部詳細図、第５図は従来装置の平面図である。 １１・・・絶縁フィルム、１３，１３１．〜１３４４・
・・チップ、２１・・・Ｘデコードライン、２２・・・
Ｘデコードライン、２３・・・信号、電源の一斉印加ラ
イン、２４・・・テスト用信号ライン。
は同一部詳細図、第５図は従来装置の平面図である。 １１・・・絶縁フィルム、１３，１３１．〜１３４４・
・・チップ、２１・・・Ｘデコードライン、２２・・・
Ｘデコードライン、２３・・・信号、電源の一斉印加ラ
イン、２４・・・テスト用信号ライン。
Claims (3)
- （１）同一種類のチップあるいは複数種類のチップをマ
トリクス状に配置したＴＡＢ型半導体集積回路装置にお
いて、フィルムキャリア上に前記マトリクスのｘ方向、
ｙ方向デコードラインを設け、該デコードラインで選択
されたチップのテストに用いる手段を設けたことを特徴
とするＴＡＢ型半導体集積回路装置。 - （２）前記テストは、選択チップに信号を印加し、該信
号に対する応答信号から判別するものである請求項１に
記載のＴＡＢ型半導体集積回路装置。 - （３）前記デコードラインで前記フィルムキャリア上の
全チップを選択し、該選択チップの入力信号に対する応
答信号からテスト結果を判別することを特徴とする請求
項１に記載のＴＡＢ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19498590A JPH0482239A (ja) | 1990-07-25 | 1990-07-25 | Ｔａｂ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19498590A JPH0482239A (ja) | 1990-07-25 | 1990-07-25 | Ｔａｂ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482239A true JPH0482239A (ja) | 1992-03-16 |
Family
ID=16333624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19498590A Pending JPH0482239A (ja) | 1990-07-25 | 1990-07-25 | Ｔａｂ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475651B1 (ko) * | 2001-08-24 | 2005-03-15 | 주식회사 예가건축사사무소 | 건축물의 마감재 및 그의 시공방법 |
-
1990
- 1990-07-25 JP JP19498590A patent/JPH0482239A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475651B1 (ko) * | 2001-08-24 | 2005-03-15 | 주식회사 예가건축사사무소 | 건축물의 마감재 및 그의 시공방법 |
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