JPH0482272A

JPH0482272A - 絶縁ゲイト型電界効果半導体装置

Info

Publication number: JPH0482272A
Application number: JP2196869A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1990-07-25
Filing date: 1990-07-25
Publication date: 1992-03-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業の利用分野」本発明は、半導体集積回路、特に１６ン（〜１６Ｇヒツ
トレベルの超高密度化された集積回路（ｔＪＬｓＩとい
う）の絶縁ゲイト型電界効果半導体装置およびそれにキ
ャパシタを連結したメモリセルを提供することに関する
。

本発明は、半導体装置、特に半導体基板の表面に凹状の
領域を異方性エツチングを行うことによって設け、この
単結晶の凹状の領域の側面にチャネルを形成するマイク
ロチャネル型を有するＭＩＳ型（絶縁ゲイト型）電界効
果半導体装置（以下チャネル長か１μｍ以下の０．０３
〜１μｍであるためμチャネルＭＩＳ　ＦＥＴという）
およびそれに例えばキャパシタを連結した半導体装置を
提案するにある。

「従来技術」従来、ＭＩＳ　ＦＥＴ（１０）は第１図に示す如く、半
導体基板（１）上面に平行に横方向にチャネル形成領域
を有し、ゲイト電極（１８）の両端下に対称形に必ず一
対のソースまたはドレイン（４）およびドレインまたは
ソース（５）を半導体基板と同一平面を構成して形成し
ていた。またこれらソースまたはドレイン（４）および
ドレインまたはソース（５）をＬＤＤ（不純物濃度か比
較的低いドレイン、即ちライト・ドープド・ドレイン）
とし、さらに高不純物濃度の第１の領域（１５）、第２
の領域（１４）を設けていた。この第１の領域（１５）
に電気的に連結して下側電極（２１）、誘電体（２２）
、上側電極（２３）よりなるキャパシタを設け、これら
によりＩＴｒ／Ｃｅ１ｌ（１つのλｌｌ５ＦＥＴと１つ
のキャパシタを直列に連結して１ピツ）・を構成するメ
モリとする）を形成していた。

しかしかかる場合においても、ゲイト電極（１８）部分
およびキャパシタ部分（２０）とは互いに重なり合わな
いため、１ビツトのメモリセルを作るための面積が大き
くなることを必要としていた。

また第１図でのＣＶＤ用の矩形または三角形の領域（３
８）、　（３８’　）は単に補助的に用いられたにすき
なかった。

本発明はこの矩形または三角形状の斜め部分を積極的に
利用し、ＭＩＳ　ＦＥＴのゲイト電極として超高密度の
集積化を成就せんとしたものである。

「本発明の目的」本発明は、このゲイト電極下のチャネル形成領域は縦方
向に電流か流れるようにし、そのチャネル長は０．０３
〜１μｍときわめて小さくするとともに、１つのＭＩＳ
　ＦＥＴの上方向から見てその大きさを１μｍロ〜１０
μｍロ程度にまで小さくすることにより、１６Ｍ〜１６
Ｇビットまで作り得るＵＬＳＩ用の素子構造を提供する
ことにある。

さらにこのＭＩＳ　ＦＥＴを複合化してインバータ構造
、また他の素子例えばキャパシタと連結したメモリセル
構造を提供することにある。

「発明の構成ｊ本発明はこのチャネル形成領域を縦方向、即ち縦チャネ
ル型とし、かつそのソース、ドレインはその後工程で電
極形成をしやすくするため、横方向に形成することによ
り、非対称のＭＩＳ　ＦＥＴを提供することにある。即
ち半導体基板の一生面に凹状の単結晶半導体の領域を設
け、その下部はＭ　Ｉ　５ＦＥＴの一方のソースまたは
ドレインをＬＤＤとして構成せしめ、さらにこの凹状領
域の側部は縦型のチャネル形成領域とせしめ、その半導
体基板の上部はＬＤＤ構成のドレインまたはソースとし
、これらソースまたはドレイン、およびドレインまたは
ソースはともにその不純物濃度を３Ｘ１０１６〜５×１
０Ｉ８ｃＦ”と低濃度にして、ドレイン耐圧を向上せし
めるとともに、ドレインのゲイト電極との寄生容量の低
減化を図る、即ちＬＤＤとするとともに、凹状領域のコ
ーナ部には矩形または三角形のゲイト電極を設けたもの
である。

ゲイト電極の上端部はドレインまたはソースと概略一致
し、またはドレインまたはソース側に少し大きく設けら
れ、かつその上の高不純物濃度の第１の不純物領域より
下側に位置して、ゲイト電極がオフセット構造とするこ
とを防ぎ、かつ製造に余裕（マージン）を与えている。

また凸状の領域の底部に形成されるソースまたは、ドレ
インの上側に高不純物濃度の第２の不純物領域が設けら
れ、これら第１および第２の不純物領域は外部の電極と
オーム接触をしやすくするため、平面を有して設けてい
る。この凹状の領域の外周辺に積層したキャパシタと直
列に連結させてクスタツクド型（積層型のキャパシタ）
を設けたことを特徴としている。

このため本発明の半導体装置は、ＵＬＳ　Ｉを構成させ
るための高密度化を従来の横型ＭＩＳ　ＦＥＴの基板に
占める面積をスケ一リングにより縮めるのではなく、高
さ方向に積極的に設けることにより成就させることを目
的としている。

以下に図面に従って本発明の実施例を記す。

「実施例１」この実施例は第２図にその製造工程を示すか、縦チャネ
ル型のＮチャネル型ＭＩＳ　ＦＥＴを半導体基板の凹状
の領域（３５）を用いて２つを対として設けたものであ
る。

半導体基板（１）例えばシリコン単結晶半導体（１００
）、　Ｐ型１０〜５００Ωｃｍを選んだ。この単結晶基
板に対し、第１のフォトマスク■を用いて、凹状の領域
（３５）を形成した。その作製には、シリコン単結晶基
板の異方性エツチングをフォトレジストをマスクとして
形成すればよい。このコーナ部は基板底面に対し９０°
にきわめて鋭く縦面を出すことが重要である。この凹部
の深さは０．５〜４μｍ例えば１．５μｍとした。

酸化性気体に対してマスク作用のある窒化珪素（３３）
を約０．１μｍの厚さに形成した。この酸化性気体に対
しマスク作用のある被膜は、酸化珪素、多結晶珪素と窒
化珪素との多層膜でもよい。その後第２図（Ａ）に示さ
れる如く、選択酸化法を用いるため第２のフォトマスク
（■）により窒化珪素を一部除去して第２図（Ａ）を構
成させた。

そしてこの除去をした領域にチャネルカット形成用のＰ
型不純物をドープした後、フィールド絶縁物（３）を０
．５〜２μｍの厚さに埋置させて形成した。

第２図（Ｂ）に示す如く、この窒化珪素膜（３３）を除
去して凹状領域（３５）を有する半導体基板（１）上に
ゲイト絶縁膜を構成するための被膜（２）を形成した。

垂直方向より３　Ｘ　１０’　”　〜５　Ｘ　ＩＱ”　
ｃ＠−３と比較的低濃度であってかつ３０００人〜１μ
ｍ、例えば５０００人の深さにＡｓまたはリンをイオン
注入法により垂直方向よりドープし、半導体基板（１）
の表面の上部（（５）、　（５’　）に対応）および凹
状の領域（３５）の下部（（４）に対応）にＮ型のドレ
インまたはソース（５）、　（５’　）およびソースま
たはドレイン（４）をＬＤＤとして構成させる。

チャネル形成領域（６）、　（６”　’）を凹状の領域
の側面に形成し、そこでのスレッシュホールド電圧の制
御のため横または斜め方向からのイオン注入（３８）。

（３８’　）をホウ素によりドープした。

これは同時にチャネルを形成したい他の側面での微小リ
ーク（ショート・チャネル・リーク）の防止をも行わし
める。

これらのイオン注入により、単に基板のみならず絶縁膜
（２）も損傷を受けるため、これら全体をアニールして
半導体基板（１）、凹状の領域（３５）を単結晶化した
。

この酸化珪素膜（２）を除去して他の絶縁膜、例えば他
の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複
合膜を１００〜５００人の厚さに形成しゲイト絶縁膜（
２）としてもよい。

次に第２図（Ｃ）に示す如く、このゲイト絶縁膜（２）
にソースまたはドレインとするための窓を第３のフォト
マスク（■）により形成した。その絶縁膜の表面を十分
清浄にした後、該基板上に減圧気相法（ＬＰＣＶＤ法）
により一導電型の不純物、例えばＮ型の不純物（リン）
か１〜１０×１０２０ｃｍ−３の濃度にドープされたシ
リコン半導体被膜（７）を０．５〜２．５μｍの厚さに
ゲイト電極およびその他のす−ドを構成するために形成
した。この不純物のドープは成膜と同時てはなく、次の
異方性エツチングをしてゲイトとなる部分（８）、　（
８”）を残存させる工程をこの被膜（７）に行った後に
拡散法によりドープしてもよい。

この被膜（７）は不純物かドープされた珪素ではなく、
金属または金属間化合物であってもよい。

さらにＰ″またはＮ゛型の半導体と金属または金属化合
物、特にＭｏ、　Ｗまたはその珪化物（ＭｏＳｉ２．Ｗ
Ｓｉ２）との多層膜であってもよい。

この被膜（７）をＷＳ＋２．）ｉｌｏｓ＋２等と珪素と
タングステン、モリブデンの化合物または混合物とする
場合には、それらの被膜をＬＰＧＶＤ　、　を子ビーム
蒸着又は反応性スパッタ法にて、０．３〜１．５μｍ特
に０．５〜０．７μｍ形成すればよい。

かくして第２図（Ｃ）を得た。

次に第２図（Ｄ）に示される如く、この底面の被膜の一
部として残置させる領域上にフォトレジスト（例えばＯ
ＭＲ−８３東京応化製）をコーティングし、フォトマス
ク（■）を使用して所定のパターンにパターニングし、
その後に異方性エツチングを行った。このエツチングに
関して、従来より用いられた溶液を用いる等方性エツチ
ング方法ではなく、サイドエッチおよびテーパエッチの
きわめて少ないまたはまったくない異方性エツチング方
法を用いることか重要である。具体的には２．４．５Ｇ
Ｈｚを用いたマイクロ波によって、エッチンク′用反応
性気体、例えばフッ化窒素（ＮＦ３）、弗化炭素（ＣＦ
４）を化学的に活性化し、さらにその真空度を０．１〜
０．００１ｔｏｒｒ、特に０．００５〜０．０１　ｔｏ
ｒｒの真空度の雰囲気でプラズマ化したフッ素シャワー
を基板の底面より垂直方向に流し、かつ基板にバイアス
を加え、低温エツチングとしてサイドエッチを皆無にす
べく努めた。

その結果、被膜（７）のうちフォトレジストの形成され
ていない平面部か完全に除去される時、凹状の領域（３
）のコーナ部である側面部の被膜（８）。

（８°）は、側周辺に縦型の矩形または三角形状のゲイ
ト電極（１８）、　（１８°）として残存させることか
できた。ドレインまたはソース用の第１の不純物領域（
第２図（Ｄ）の（１５）に対応）のコンタクト（１１）
とそのリード（１２）は、この実施例ではＮ＋型にて電
極リードとして残存させることかできた。ゲイト電極（
１８）、　（１８”）はその巾もフォトリソグラフィー
で決められる巾ではなく、被膜（７）の側面の厚さと異
方性エツチングの程度とにより決めることかできる。

この矩形または三角形状のゲイト電極の上端部（４８）
はドレインまたはソースの端部（４４）と概略−致、即
ち同一程度または上方に位置し、かつ後工程で形成され
る第１の不純物領域（１５）、　（１５’　）の端部（
４５）よりドレインまたはソースの側に外れて位置する
ことが好ましい。この（４４）と（４５）との巾か製造
におけるゲイト電極のエツチングのだめの余裕（マージ
ン）としてきわめて重要である。

ＭＩＳ　ＦＥＴ（１０）、　（１０’　）としてのチャ
ネル長は、ドレインまたはソース（４）の端部（４４）
と、凹状領域（３５）の高さの差で決めることかできる
。このゲイト電極（１８）、　（１８”）の高さに対す
る余裕としてＬＤＤのドレインまたはソース（５）、　
（５”）を有しており、異方性エッチを多少しすぎても
、ゲイト電極（１８）。

（１８’　）かオフセット状態にならないという特徴を
有する。矩形または三角形状のゲイト電極（１８）。

（１８’　）は、その下端での巾が０．０５〜１．５　
μｍ代表的には０．２〜１．０μｍを有し、さらにチャ
ネル形成領域（６）、　（６”）の側方向でこの領域を
覆ってその高さを０．２〜２．５　μｍ代表的には０．
３〜０．８　μｍとしている。

第２図（Ｄ）において、矩形または三角形状のゲイト電
極（１８）、　（１８’　）は、下端部の巾か０．１〜
１μｍという細さであるか、その層は設計の必要に応じ
てフィールド絶縁物（３）上にリードとして延在させて
、そのリードの巾を１〜１０μｍと巾広に設け、同一基
板に設けられた他のＭＩＳ　ＦＥＴの電極リードと連結
したり、または他のキャパシタ、抵抗等と電気的に連結
してもよいことはいうまでもない。

次に第２図（Ｄ）に示される如く、イオン注入法により
ソースまたはドレイン（４）およびドレインまたはソー
ス（５）、　（５”）よりも高濃度であって、オ−ムコ
ンタクトを電極で行わしめるため、Ｎ型の不純物である
砒素を３０〜１５０ＫｅＶの加速電圧にて注入し、Ｉ　
Ｘ　１０”　〜ｌ　Ｘ　１０”ｃＦ３程度の不純物濃度
で第２の不純物領域（１４）をその下端部（４７）を矩
形または三角形状のゲイト電極（１８）、　（１８“）
の下端部（４６）の位置と概略一致させて、基板底部に
形成させた。そして他の電極（１３）とオーム接触させ
やすくした。

また、電極リード（１１）、　（１２）とドレインまた
はソース（５）として作用する第１の不純物領域（１５
）とを連結し、さらに他の電極リード（１１′）とをオ
ーム接触させるため、電極下にはそれより高濃度不純物
領域（１５°）を有し、これらにドレインまたはソース
（５°）用のコンタクト（１１″）を形成させている。

　かくして縦チャネル型であり、ソース、ドレインはＬ
ＤＤ構造としつつ、凹状領域の上方および基板上面の横
表面を外部とのコンタクト用にし、かつ縦チャネル型の
いわゆる縦横型のＭｉｓ　ＦＥＴとすることができた。

そのため、ソース、ドレインに対する電極（コンタクト
）の形成かしやすくなって、かつチャネル長を０．１〜
１μｍと小さく、精密にその長さをＬＤＤ構造を用いる
ことにより制御製造が可能となった。

以上の実施例より明らかなごとく、本発明は縦型の矩形
または三角形状のゲイト電極（１８）、　（１８°）を
凹状の領域に隣接して機械強度を大としつつもチャネル
形成領域（１６）、　（１６”）に隣接するソース（４
）、ドレイン（５）、　（５”）はＬＤＤとした縦チャ
ネル型Ｍｉｓ　ＦＥＴを得ることができた。

ゲイト電極（１８）、　（１８°）の厚さか大きいため
、ジオメトリカルには強度的に弱くなり、またＵＬＳＩ
ての固有の欠点の凹凸が激しくなりやすいため、それを
電気的には絶縁膜（１７）にてア不ソレイションにし、
さらに力学的には凹状の領域によりかからせることによ
り補強させることができたことを特徴としている。

第２図（Ｄ）において明らかなごとく、ソースまたはド
レイン（４）、ドレインまたはソース（５）、　（５’
　）をチャネル形成領域（６）、　（６°）にて離間し
、このチャネル形成領域の側面のゲイト絶縁膜（２）の
側面にゲイト電極（１８）、　（１８°）を作ることに
より、精密に制御されたチャネル長を有し、かつトラン
ジスタの基板全体をしめた面積を小さくする縦横型マイ
クロチャネル（μチャネル）型のＭＩＳ　ＦＥＴを作る
ことができる。

「実施例２」この実施例は、第２図（Ｄ）においてさらに２つのＭＩ
Ｓ　ＦＥＴ　（１０）、　（１０°）と２つのキャパシ
タ（２０）。

（２０’　）とをそれぞれ直列に接合させ、ＩＴｒ／Ｃ
ｅ１ｌを２つ対にして設けたものである。即ち、凹状の
領域（３５）にはチャネル形成領域（６）、　（６°）
を存し、その下部にソースまたはドレイン（４）、高濃
度の第２の不純物領域（１４）を有する。またその半導
体基板（１）の上部の周辺部にはフィールド絶縁物（３
）を設け、第１の不純物領域（１５）、　（１５°）と
その上側にドレインまたはソース（５）、　（５’　）
、　　ゲイト電極（１８）。

（１８’　）、ゲイト絶縁膜（２）、　（２’　）とし
て２つのＭＩＳ　ＰＥＴ（１０）、　（１０’　）を構
成した。このオーム接触をさせるＮ＋の第１の領域（１
５）、　（１５°）に連結してキャパシタ（２０）、　
（２０°）の下側電極（２１）、　（２１°）、誘電体
（２２）。

（２２’　）、さらにその上に上側電極（２３）、　（
２３″）を設け、これによりキャパシタ（２０）、　（
２０’　）とした。

第２図（Ｄ）において、（２４）はビット線であり、（
１８）、　（１８°）をワード線としてＩＴｒ／Ｃｅ１
ｌを２個対をなす構造とするメモリシステムの一部であ
る。かかる構造とすると、２つのλ（ＩＳ　ＦＥＴ　（
１０）、　（１０’　）用に共通させることができ、又
誘電体（２２）、　（２２°）はゲイト絶縁膜とは異な
る高い誘電率の材料、例えば酸化タンタル、酸化チタン
、窒化珪素、チタン酸バリウムまたはこれらの多層膜等
を使用することかできるスタックド型メモリセルの特徴
を有する。この実施例において、ゲイト電極（１８）、
　（１８°）の外周辺かその酸化物の層間絶縁物（１７
）により絶縁されているが、その厚さは０．１〜１．０
μｍとした。

第２図（Ｄ）の本発明の実施例と対応して２つのＭＩＳ
　ＦＥＴ（１０）、　（１０°）およびキャパシタ（２
０）、　（２０’　）を第２図（Ｅ）に示す。この記号
は以下の実施例３でも同しである。

ポリイミド等の層間絶縁物を形成し、その底面に第３の
導電体配線（９）を形成してもよい。

そしてセルの面積をきわめて小さく高密度に形成するこ
とができた。

「実施例３ｊこの実施例は第３図にその縦断面図か示されている。

図面より明らかなごとく、フィールド絶縁物（３）を（
３３）をマスクとして作る。半導体基板表面上に凹状に
単結晶の半導体（１）を異方性エツチングをして設け、
その側周辺と基板底部とのコーナ部にケイト絶縁膜（２
）、　（２’　）を設け、ゲイト電極（１８）。

（１８’）を一対をなして形成している。低不純物濃度
のＬＤＤ構造のドレインまたはソース（５）、　（５’
　）。

ソースまたはドレイン（４）をチャネル長（６）、　（
６’　）を精密に制御するために設けている。この珪素
の如きゲイト電極の一部をマスクとして高濃度の第１の
不純物領域（１５）、　（１５”）を設け、かつ凹状領
域の下部にも同時に第２の高不純物濃度の領域（１４）
をゲイト電極（１８）、　（１８′）をマスクとしてセ
ルファラインでイオン注入法により設けた。またチャネ
ル形成領域（６）、　（６°）は斜め方向からのイオン
注入（３８）、　（３８”）により成就し、スレッシュ
ホールド電圧の制御をした。こうしてμチャネジ１４（
Ｉｓ　ＦＥＴ（１０）。

（１０’）を２ケ対をなす構造に設けた。

次にこの第１の不純物領域（１５）、　（１５’　）に
設けられているコンタクト開口（９）、　（９°）か実
施例１と同様に設けられているため、これにより誘電体
の下側電極（２１）、　（２１”）を、例えばドープド
シリコンを０．１〜Ｉμｍの厚さに形成させて設けた。

この底面にスパッタ法により酸化タンタル膜（２２）、
　（２２°）を１００〜５００人の厚さに形成した。こ
の後この面上に対抗電極（２３）、　（２３）”）を金
属または半導体により設け、これをフォトエッチンクし
た後、キャパシタ（２０）、　（２０°）とした。

かくしてキャパシタ（２０）、　（２０）をスタックド
型メモリセルとして作ることかできた。加えて、このキ
ャパシタをフィールド絶縁膜（３）上または凹状領域（
３５）およびゲイト電極（１８）、　（１８”）上にわ
たって設けることかでき、セル面積の高密度化をはかる
ことかできた。第２の不純物領域（１４）にコンタクト
を介して多層配線（２４）を層間絶縁膜（１７）上にワ
ード線として設け、ゲイト電極（１８）、　（１８”）
をビット線として用いることによって、セルファライン
的に縦チャネル型、ソース、ドレイン横配列型のＭＩＳ
　ＦＥＴを対をなして形成したことは、小型化、高密度
化と信頼性の向上にきわめて有効であった。

この実施例においても、実施例２と同様に、誘電体の材
料に酸化タンタル等の高誘電率の材料を使用でき、また
ビット線を領域（２４）、ワード線をゲイト電極（１８
）、　（１８°）と一対をなすＩＴｒ／’ｃｅｌｌのメ
モリシステムの一部として構成させることかできた。

以上の実施例２，３はすべてＩＴｒ／Ｃｅ１ｌのＤＲＡ
λ（（ダイヤミックメモリ）を作ることを目的としてい
る。

しかし本発明のプロセスは、そのすべてにおいて同様に
、同一基板の他部に増巾またインバータ等のμチャネル
Ｍｉｓ　ＦＥＴを同じ形状を存して形成することかでき
る。このためメモリシステムまたはロジックシステムを
作るにきわめて好都合であった。

またキャパシタの下側電極、上側電極及び第１の領域は
、すべて基板と同一主成分て形成されたシリコンファミ
リーとして信頼性を向上させてもよい。またこれらはＮ
チャネルＭｉｓ　ＦＥＴを集積化したものであるから、
凹状領域を同一基板に複数個有しており、その一部をＰ
チャネルＭＩＳ　ＦＥＴとして相補形（コンプリメンタ
リ型）集積回路とすることは有効である。

本発明において、ゲイト絶縁膜中に電気的にフローティ
ングの電極を設け、フローティンク′ケイト型不揮発性
メモリを構成させてもよい。

以上の３つの実施例において、第１の領域を構成する材
料また縦型の矩形または三角形状のゲイト電極（１８）
を構成する材料は、Ｐ＋またはＮ゛型の導電型を有する
不純物をドープした基板と同一主成分の材料、例えば珪
素を中心として記した。

しかしそれらは珪素とＭｏ、　Ｗとの混合物または化合
物（λ１Ｏ３ｉ２．ＷＳｉｚ）てあってもよく、また真
性、Ｐ＋型またはＮ＋型の半導体を多層構造にしても、
また珪素の如き半導体とＭｏ、　Ｗ、白金またはその化
合物との多層構造を有せしめてもよいことはいうまでも
ない。

本発明においては、半導体基板は単結晶珪素を主として
記した。しかしＧａＡｓ、　ＩｎＰ等の化合物半導体で
あっても、また多結晶、アモルファス、セミアモルファ
ス半導体であってもよいことはいうまでもない。

またチャネル形成領域は表面拡散を用いるＭＩＳＦＥＴ
ではなくうめこみチャネル型としてもよい。

また多数キャリアを用いる方法であってもよい。

これらはゲイト絶縁膜下のチャネル部の構造の制御方法
に基づく。

「効果」以上の実施例より明らかな如く、本発明は従来の一対の
構造を有するソース、ドレインをゲイト電極により互い
に離間して横方向に配線した構造ではなく、ソースまた
はドレインは外部とのコンタクトがしやすく、底面が基
板上と同じ一平面を有し、かつチャネル縦型を有せしめ
ることによりマイクロチャネルとした。そしてかかるマ
イクロチャネルであっても、そのチャネル長は精密制御
ができ得るよう、それらにＬＤＤとしてのソースおよび
ドレインを形成し、イオン注入の濃度で制御した特徴を
有する。そして、ゲイト電極は凹状の第１の領域にその
側部がよりかかるようにして力学的に補強をした構造を
有して高信頼性化に努めた。チャネル形成領域のスレッ
シュホールド電圧は、斜めまたは横方向より半導体下部
にホウ素等の不純物をドープして設けられた構造を有し
、その構造的な特徴、さらに０．１〜１μｍのチャネル
長により周波数応答速度が１〜１０ＧＨｚを有する極短
チャネル（μチャネル）ＭＩＳ　ＦＥＴを電子ビーム露
光等の技術を絶対必要条件として用いることなしに実施
せしめるという大きな特徴を有する。

【図面の簡単な説明】

第１図は従来より知られたＭｉｓ　ＦＥＴの縦断面図を
示す。第２図は本発明の実施例の製造工程及び構造を示すため
の縦断面図である。第３図、第４図はＩＴｒ／Ｃｅ１ｌのメモリを一対をな
して設けた本発明の他の実施例の縦断面図である。 ■　・　・　・３５・　・　・２．２°・　・３　・　・　・４　・　・　・５、５′ １４・　・　・１５．１５°・１８、１８’・１０．１０　　・２０、２０’・・ ■〜■・・・半導体基板凹状の領域ゲイト絶縁物フィールド絶縁物ソースまたはドレインドレインまたはソース第２の不純物領域第１の不純物領域ゲイト電極絶縁ゲイト型電界効果トランジスタ（ＭＩＳ　ＦＥＴ）キャパシタフォトマスクによるパターニング処理第１図第図手続ネ甫正書（方式）％式％１、事件の表示３、補正をする者事件との関係

Claims

【特許請求の範囲】１、一導電型の半導体基板上の凹状の領域と、該領域の
側面および底面を覆う絶縁膜と、前記領域の上方に延在
せず前記領域と前記基板底面とで構成されるコーナ部の
絶縁膜上の矩形または三角形状のゲイト電極と、前記半
導体基板の上部に設けられたドレインまたはソースと、
前記ドレインまたはソースの上部の高濃度の第１の不純
物領域と、前記凹状の領域の底部に設けられたソースま
たはドレインと、該ソースまたはドレインの上部に設け
られた前記ソースまたはドレインよりも高濃度の第２の
不純物領域とを有し、前記ゲイト電極の上端部と概略一
致して側方向には前記ソースまたはドレインの端部を有
し、かつ該ゲイト電極下端部に概略一致して前記第２の
不純物領域の端部を有し、前記ゲイト絶縁物下に設けら
れた前記凹状の領域の側面側に設けられた縦方向に電流
を流すチャネル形成領域を有せしめることにより縦チャ
ネル型構造を有する絶縁ゲイト型電界効果半導体装置。２、一導電型の半導体基板上の凹状の領域と、該領域の
側面および上面を覆うゲイト絶縁膜と、前記領域の上方
に延在せず前記領域と前記半導体基板底面とで構成され
るコーナ部のゲイト絶縁膜上の矩形または三角形状のゲ
イト電極と、前記半導体基板の上部に設けられたドレイ
ンまたはソースと、前記ドレインまたはソースの上側に
設けられた前記ドレインまたはソースよりも高濃度の第
１の不純物領域と、前記凹状の底部に設けられた低濃度
のソースまたはドレインと、前記ソースまたはドレイン
の上側に設けられた高濃度の第２の不純物領域とを有す
る縦チャネル型絶縁ゲイト型電界効果トランジスタを前
記凹状の領域に対をなして２個設け、前記一対をなすそ
れぞれの第１の不純物領域に連結して設けられた第１の
電極と、該第１の電極上の誘電体と、該誘電体上の第２
の電極よりなるキャパシタをそれぞれ前記絶縁ゲイト型
電界効果トランジスタに対を構成して設け、前記凹状の
領域に設けられた第２の領域はビット線を構成するとと
もに、前記一対をなす縦チャネル型の絶縁ゲイト型電界
効果トランジスタのそれぞれのゲイト電極はそれぞれワ
ード線を構成させることにより２つのメモリセルを有せ
しめたことを特徴とする半導体装置。