JPH04218971A - 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 - Google Patents
縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法Info
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- JPH04218971A JPH04218971A JP2196870A JP19687090A JPH04218971A JP H04218971 A JPH04218971 A JP H04218971A JP 2196870 A JP2196870 A JP 2196870A JP 19687090 A JP19687090 A JP 19687090A JP H04218971 A JPH04218971 A JP H04218971A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業の利用分野」
本発明は、半導体集積回路、特に１６Ｍ〜１６Ｇビット
レベルの超高密度化された集積回路（ＵＬＳＩという）
の絶縁ゲイト型電界効果半導体装置の作製方法を提供す
ることに関する。
レベルの超高密度化された集積回路（ＵＬＳＩという）
の絶縁ゲイト型電界効果半導体装置の作製方法を提供す
ることに関する。
本発明は、半導体装置、特に半導体基板の表面に凹状の
領域を異方性エッチングを行うことによって設け、この
単結晶の凹状の領域の側面にチャネルを形成するマイク
ロチャネル型を有するＭＩＳ型（絶縁ゲイト型）電界効
果半導体装置（以下チャネル長が１μｍ以下の０．０３
〜１μｍであるためμチャネルＭＩＳＦＥＴという）の
作製方法を提案するにある。
領域を異方性エッチングを行うことによって設け、この
単結晶の凹状の領域の側面にチャネルを形成するマイク
ロチャネル型を有するＭＩＳ型（絶縁ゲイト型）電界効
果半導体装置（以下チャネル長が１μｍ以下の０．０３
〜１μｍであるためμチャネルＭＩＳＦＥＴという）の
作製方法を提案するにある。
「従来技術」
従来、ＭＩＳＦＥＴ（１０）は第１図に示す如く、半導
体基板（１）上面に平行に横方向にチャネル形成領域を
有し、ゲイト電極（１８）の両端下に対称形に必ず一対
のソースまたはドレイン（４）およびドレインまたはソ
ース（５）を半導体基板と同一平面を構成して形成して
いた。またこれらソースまたはドレイン（４）およびド
レインまたはソース（５）をＬＤＤ（不純物濃度が比較
的低いドレイン、即ちライト・ドープド・ドレイン）と
し、さらに高不純物濃度の第１の領域（１５）、第２の
領域（１４）を設けていた。この第１の領域（１５）に
電気的に連結して下側電極（２１）、誘電体（２２）、
上側電極（２３）よりなるキャパシタを設け、これらに
より１Ｔｒ／Ｃｅｌｌ（１つのＭＩＳＦＥＴと１つのキ
ャパシタを直列に連結して１ビットを構成するメモリと
する）を形成していた。
体基板（１）上面に平行に横方向にチャネル形成領域を
有し、ゲイト電極（１８）の両端下に対称形に必ず一対
のソースまたはドレイン（４）およびドレインまたはソ
ース（５）を半導体基板と同一平面を構成して形成して
いた。またこれらソースまたはドレイン（４）およびド
レインまたはソース（５）をＬＤＤ（不純物濃度が比較
的低いドレイン、即ちライト・ドープド・ドレイン）と
し、さらに高不純物濃度の第１の領域（１５）、第２の
領域（１４）を設けていた。この第１の領域（１５）に
電気的に連結して下側電極（２１）、誘電体（２２）、
上側電極（２３）よりなるキャパシタを設け、これらに
より１Ｔｒ／Ｃｅｌｌ（１つのＭＩＳＦＥＴと１つのキ
ャパシタを直列に連結して１ビットを構成するメモリと
する）を形成していた。
しかしかかる場合においても、ゲイト電極（１８）部分
およびキャパシタ部分（２０）とは互いに重なり合わな
いため、１ビットのメモリセルを作るための面積が大き
くなることを必要としていた。
およびキャパシタ部分（２０）とは互いに重なり合わな
いため、１ビットのメモリセルを作るための面積が大き
くなることを必要としていた。
また第１図でのＣＶＤ用の矩形または三角形の領域（３
８）、（３８′）は単に補助的に用いられたにすぎなか
った。
８）、（３８′）は単に補助的に用いられたにすぎなか
った。
本発明はこの矩形または三角形状の斜め部分を積極的に
利用し、ＭＩＳＦＥＴのゲイト電極として超高密度の集
積化を成就せんとしたものである。
利用し、ＭＩＳＦＥＴのゲイト電極として超高密度の集
積化を成就せんとしたものである。
「本発明の目的」
本発明は、このゲイト電極下のチャネル形成領域は縦方
向に電流が流れるようにし、そのチャネル長は０．０３
〜１μｍときわめて小さくするとともに、１つのＭＩＳ
ＦＥＴの上方向から見てその大きさを１μｍ□〜１０μ
ｍ□程度にまで小さくすることにより、１６Ｍ〜１６Ｇ
ビットまで作り得るＵＬＳＩ用の素子の作製方法を提供
することにある。
向に電流が流れるようにし、そのチャネル長は０．０３
〜１μｍときわめて小さくするとともに、１つのＭＩＳ
ＦＥＴの上方向から見てその大きさを１μｍ□〜１０μ
ｍ□程度にまで小さくすることにより、１６Ｍ〜１６Ｇ
ビットまで作り得るＵＬＳＩ用の素子の作製方法を提供
することにある。
「発明の構成」
本発明はこのチャネル形成領域を縦方向、即ち縦チャネ
ル型とし、かつそのソース、ドレインはその後工程で電
極等の形成をしやすくするため、横方向に形成すること
により、非対称のＭＩＳＦＥＴを提供することにある。
ル型とし、かつそのソース、ドレインはその後工程で電
極等の形成をしやすくするため、横方向に形成すること
により、非対称のＭＩＳＦＥＴを提供することにある。
即ち半導体基板の一主面に凹状の単結晶半導体の領域を
設け、その下部はＭＩＳＦＥＴの一方のソースまたはド
レインをＬＤＤとして構成せしめ、さらにこの凹状領域
の側部は縦型のチャネル形成領域とせしめ、その半導体
基板の上部はＬＤＤ構成のドレインまたはソースとし、
これらソースまたはドレイン、およびドレインまたはソ
ースはともにその不純物濃度を３×１０１５〜５×１０
１８ｃｍ−３と低濃度にして、ドレイン耐圧を向上せし
めるとともに、ドレインのゲイト電極との寄生容量の低
減化を図る、即ちＬＤＤとするとともに、凹状領域のコ
ーナ部には矩形または三角形のゲイト電極を設けたもの
である。
設け、その下部はＭＩＳＦＥＴの一方のソースまたはド
レインをＬＤＤとして構成せしめ、さらにこの凹状領域
の側部は縦型のチャネル形成領域とせしめ、その半導体
基板の上部はＬＤＤ構成のドレインまたはソースとし、
これらソースまたはドレイン、およびドレインまたはソ
ースはともにその不純物濃度を３×１０１５〜５×１０
１８ｃｍ−３と低濃度にして、ドレイン耐圧を向上せし
めるとともに、ドレインのゲイト電極との寄生容量の低
減化を図る、即ちＬＤＤとするとともに、凹状領域のコ
ーナ部には矩形または三角形のゲイト電極を設けたもの
である。
ゲイト電極の上端部はドレインまたはソースと概略一致
し、またはドレインまたはソース側に少し大きく設けら
れ、かつその上の高不純物濃度の第１の不純物領域より
下側に位置して、ゲイト電極がオフセット構造とするこ
とを防ぎ、かつ製造に余裕（マージン）を与えている。
し、またはドレインまたはソース側に少し大きく設けら
れ、かつその上の高不純物濃度の第１の不純物領域より
下側に位置して、ゲイト電極がオフセット構造とするこ
とを防ぎ、かつ製造に余裕（マージン）を与えている。
また凸状の領域の底部に形成されるソースまたは、ドレ
インの上側に高不純物濃度の第２の不純物領域が設けら
れ、これら第１および第２の不純物領域は外部の電極と
オーム接触をしやすくするため、平面を有して設けてい
る。この凹状の領域の外周辺に積層したキャパシタと直
列に連結させてクスタックド型（積層型のキヤパシタ）
を設けたことを特徴としている。
インの上側に高不純物濃度の第２の不純物領域が設けら
れ、これら第１および第２の不純物領域は外部の電極と
オーム接触をしやすくするため、平面を有して設けてい
る。この凹状の領域の外周辺に積層したキャパシタと直
列に連結させてクスタックド型（積層型のキヤパシタ）
を設けたことを特徴としている。
このため本発明の半導体装置は、ＬＬＳＩを構成させる
ための高密度化を従来の横型ＭＩＳＦＥＴの基板に占め
る面積をスケーリングにより縮めるのではなく、高さ方
向に積極的に設けることにより成就させることを目的と
している。
ための高密度化を従来の横型ＭＩＳＦＥＴの基板に占め
る面積をスケーリングにより縮めるのではなく、高さ方
向に積極的に設けることにより成就させることを目的と
している。
以下に図面に従って本発明の実施例を記す。
『実施例１』
本発明方法の実施例を第２図を用いて製造工程を示すが
、縦チャネル型のＮチャネル型ＭＩＳＦＥＴを半導体基
板の凹状の領域（３５）を用いて２つを対として設けた
ものである。
、縦チャネル型のＮチャネル型ＭＩＳＦＥＴを半導体基
板の凹状の領域（３５）を用いて２つを対として設けた
ものである。
半導体基板（１）例えばシリコン単結晶半導体（１００
）、Ｐ型１０〜５００Ωｃｍを選んだ。この単結晶基板
に対し、第１のフォトマスク１を用いて、凹状の領域（
３５）を形成した。その作製には、シリコン単結晶基板
の異方性エッチングをフォトレジストをマスクとして形
成すればよい。このコーナ部は基板底面に対し９０°に
きわめて鋭く縦面を出すことか重要である。この凹部の
深さは０．５〜４μｍ例えば１．５μｍとした。
）、Ｐ型１０〜５００Ωｃｍを選んだ。この単結晶基板
に対し、第１のフォトマスク１を用いて、凹状の領域（
３５）を形成した。その作製には、シリコン単結晶基板
の異方性エッチングをフォトレジストをマスクとして形
成すればよい。このコーナ部は基板底面に対し９０°に
きわめて鋭く縦面を出すことか重要である。この凹部の
深さは０．５〜４μｍ例えば１．５μｍとした。
酸化性気体に対してマスク作用のある窒化珪素（３３）
を約０．１μｍの厚さに形成した。この酸化性気体に対
しマスク作用のある被膜は、酸化珪素、多結晶珪素と窒
化珪素との多層膜でもよい。その後第２図（Ａ）に示さ
れる如く、選択酸化法を用いるため第２のフォトマスク
（■）により窒化珪素を一部除去して第２図（Ａ）を構
成させた。
を約０．１μｍの厚さに形成した。この酸化性気体に対
しマスク作用のある被膜は、酸化珪素、多結晶珪素と窒
化珪素との多層膜でもよい。その後第２図（Ａ）に示さ
れる如く、選択酸化法を用いるため第２のフォトマスク
（■）により窒化珪素を一部除去して第２図（Ａ）を構
成させた。
そしてこの除去をした領域にチャネルカット形成用のＰ
型不純物をドープした後、フィールド絶縁物（３）を０
．５〜２μｍの厚さに埋置させて形成した。
型不純物をドープした後、フィールド絶縁物（３）を０
．５〜２μｍの厚さに埋置させて形成した。
第２図（Ｂ）に示す如く、この窒化珪素膜（３３）を除
去して凹状領域（３５）を有する半導体基板（１）上に
ゲイト絶縁膜を構成するための被膜（２）を形成した。
去して凹状領域（３５）を有する半導体基板（１）上に
ゲイト絶縁膜を構成するための被膜（２）を形成した。
垂直方向より３×１０１６〜５×１０１８ｃｍ−３と比
較的低濃度であってかつ３０００Å〜１μｍ、例えば５
０００Åの深さにＡｓまたはリンをイオン注入法により
垂直方向よりドープし、半導体基板（１）の表面の上部
（（５），（５′）に対応）および凹状の領域（３５）
の下部（（４）に対応）にＮ型のドレインまたはソース
（５），（５′）およびソースまたはドレイン（４）を
ＬＤＤとして構成させる。
較的低濃度であってかつ３０００Å〜１μｍ、例えば５
０００Åの深さにＡｓまたはリンをイオン注入法により
垂直方向よりドープし、半導体基板（１）の表面の上部
（（５），（５′）に対応）および凹状の領域（３５）
の下部（（４）に対応）にＮ型のドレインまたはソース
（５），（５′）およびソースまたはドレイン（４）を
ＬＤＤとして構成させる。
チャネル形成領域（６）、（６′）を凹状の領域の側面
に形成し、そこでのスレツシュホールド電圧の制御のた
め横または斜め方向からのイオン注入（３８）、（３８
′）をホウ素によりドープした。
に形成し、そこでのスレツシュホールド電圧の制御のた
め横または斜め方向からのイオン注入（３８）、（３８
′）をホウ素によりドープした。
これは同時にチャネルを形成したい池の側面での微小リ
ーク（ショート・チャネル・リーク）の防止をも行わし
める。
ーク（ショート・チャネル・リーク）の防止をも行わし
める。
これらのイオン注入により、単に基板のみならす絶縁膜
（２）も損傷を受けるため、これら全体をアニールして
半導体基板（１）、凹状の領域（３５）を単結晶化した
。
（２）も損傷を受けるため、これら全体をアニールして
半導体基板（１）、凹状の領域（３５）を単結晶化した
。
この酸化珪素膜（２）を除去して他の絶縁膜、例えば他
の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複
合膜を１００〜５００Åの厚さに形成しゲイト絶縁膜（
２）としてもよい。
の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複
合膜を１００〜５００Åの厚さに形成しゲイト絶縁膜（
２）としてもよい。
次に第２図（Ｃ）に示す如く、このゲイト絶縁膜（２）
にソースまたはドレインとするための窓を第３のフォト
マスク（■）により形成した。その絶縁膜の表面を十分
清浄にした後、該基板上に減圧気相法（ＬＰＣＶＤ法）
により一導電型の不純物、例えばＮ型の不純物（リン）
が１〜１０×１０２０ｃｍ−３の濃度にドープされたシ
リコン半導体被膜（７）を０．５〜２．５μｍの厚さに
ゲイト電極およびその他のリードを構成するために形成
した。この不純物のドープは成膜と同時ではなく、次の
異方性エッチングをしてゲイトとなる部分（８）、（８
′）を残存させる工程をこの被膜（７）に行った後に拡
散法によりドープしてもよい。
にソースまたはドレインとするための窓を第３のフォト
マスク（■）により形成した。その絶縁膜の表面を十分
清浄にした後、該基板上に減圧気相法（ＬＰＣＶＤ法）
により一導電型の不純物、例えばＮ型の不純物（リン）
が１〜１０×１０２０ｃｍ−３の濃度にドープされたシ
リコン半導体被膜（７）を０．５〜２．５μｍの厚さに
ゲイト電極およびその他のリードを構成するために形成
した。この不純物のドープは成膜と同時ではなく、次の
異方性エッチングをしてゲイトとなる部分（８）、（８
′）を残存させる工程をこの被膜（７）に行った後に拡
散法によりドープしてもよい。
この被膜（７）は不純物がドープされた珪素ではなく、
金属または金属間化合物であってもよい。
金属または金属間化合物であってもよい。
さらにＰ＋またはＮ＋型の半導体と金属または金属化合
物、特にＭｏ、Ｗまたはその珪化物（ＭｏＳｉ２、ＷＳ
ｉ２）との多層膜であってもよい。
物、特にＭｏ、Ｗまたはその珪化物（ＭｏＳｉ２、ＷＳ
ｉ２）との多層膜であってもよい。
この被膜（７）をＷＳｉ２、ＭｏＳｉ２等と珪素とタン
グステン、モリブデンの化合物または混合物とする場合
には、それらの被膜をＬＰＣＶＤ、電子ビーム蒸着又は
反応性スパッタ法にて、０．３〜１．５μｍ特に０．５
〜０．７μｍ形成すればよい。
グステン、モリブデンの化合物または混合物とする場合
には、それらの被膜をＬＰＣＶＤ、電子ビーム蒸着又は
反応性スパッタ法にて、０．３〜１．５μｍ特に０．５
〜０．７μｍ形成すればよい。
かくして第２図（Ｃ）を得た。
次に第２図（Ｄ）に示される如く、この底面の被膜の一
部として残置させる領域上にフォトレジスト（例えばＯ
ＭＲ−８３東京応化製）をコーティングしフォトマスク
（■）を使用して所定のパターニングを行った、その後
に異方性エツチングを行った。
部として残置させる領域上にフォトレジスト（例えばＯ
ＭＲ−８３東京応化製）をコーティングしフォトマスク
（■）を使用して所定のパターニングを行った、その後
に異方性エツチングを行った。
このエッチングに関して、従来より用いられた溶液を用
いる等方性エッチング方法ではなく、サイドエッチおよ
びテーパエッチのきわめて少ないまたはまったくない異
方性エッチング方法を用いることが重要である。具体的
には２．４５ＧＨｚの周波数を用いたマイクロ波によっ
て、エッチング用反応性気体、例えばフッ化窒素（ＮＦ
３）、弗化炭素（ＣＦ４）を化学的に活性化し、さらに
その真空度を０．１〜０．００１ｔｏｒｒ、特に０．０
０５〜０．０１ｔｏｒｒの真空度の雰囲気でプラズマ化
したフッ素シャワーを基板の底面より垂直方向に流し、
かつ基板にバイアスを加え、低温エッチングとしてサイ
ドエッチを皆無にすべく努めた。
いる等方性エッチング方法ではなく、サイドエッチおよ
びテーパエッチのきわめて少ないまたはまったくない異
方性エッチング方法を用いることが重要である。具体的
には２．４５ＧＨｚの周波数を用いたマイクロ波によっ
て、エッチング用反応性気体、例えばフッ化窒素（ＮＦ
３）、弗化炭素（ＣＦ４）を化学的に活性化し、さらに
その真空度を０．１〜０．００１ｔｏｒｒ、特に０．０
０５〜０．０１ｔｏｒｒの真空度の雰囲気でプラズマ化
したフッ素シャワーを基板の底面より垂直方向に流し、
かつ基板にバイアスを加え、低温エッチングとしてサイ
ドエッチを皆無にすべく努めた。
その結果、被膜（７）のうちフォトレジストの形成され
ていない平面部が完全に除去される時、凹状の領域（３
）のコーナ部である側面部の被膜（８）、（８′）は、
側周辺に縦型の矩形または三角形状のゲイト電極（１８
）、（１８′）として残存させることができた。ドレイ
ンまたはソース用の第１の不純物領域（第２図（Ｄ）の
（１５）に対応）のコンタクト（１１）とそのリード（
１２）は、この実施例ではＮ＋型にて電極リードとして
残存させることができた。ゲイト電極（１８）、（１８
′）はその巾もフォトリソグラフィーで決められる巾で
はなく、被膜（７）の側面の厚さと異方性エッチングの
程度とにより決めることができる。
ていない平面部が完全に除去される時、凹状の領域（３
）のコーナ部である側面部の被膜（８）、（８′）は、
側周辺に縦型の矩形または三角形状のゲイト電極（１８
）、（１８′）として残存させることができた。ドレイ
ンまたはソース用の第１の不純物領域（第２図（Ｄ）の
（１５）に対応）のコンタクト（１１）とそのリード（
１２）は、この実施例ではＮ＋型にて電極リードとして
残存させることができた。ゲイト電極（１８）、（１８
′）はその巾もフォトリソグラフィーで決められる巾で
はなく、被膜（７）の側面の厚さと異方性エッチングの
程度とにより決めることができる。
この矩形または三角形状のゲイト電極の上端部（４８）
はドレインまたはソースの端部（４４）と概略一致、即
ち同一程度または上方に位置し、かつ後工程で形成され
る第１の不純物領域（１５）、（１５′）の端部（４５
）よりドレインまたはソースの側に外れて位置すること
が好ましい。この（４４）と（４５）との巾が製造にお
けるゲイト電極のエツチングのための余裕（マージン）
としてきわめて重要である。
はドレインまたはソースの端部（４４）と概略一致、即
ち同一程度または上方に位置し、かつ後工程で形成され
る第１の不純物領域（１５）、（１５′）の端部（４５
）よりドレインまたはソースの側に外れて位置すること
が好ましい。この（４４）と（４５）との巾が製造にお
けるゲイト電極のエツチングのための余裕（マージン）
としてきわめて重要である。
ＭＩＳＦＥＴ（１０）、（１０′）としてのチャネル長
は、ドレインまたはソース（４）の端部（４４）と、凹
状領域（３５）の高さの差で決めることができる。この
ゲイト電極（１８）、（１８′）の高さに対する余裕と
してＬＤＤのドレインまたはソース（５）、（５′）を
有しており、異方性エッチを多少しすぎても、ゲイト電
極（１８）、（１８′）がオフセット状態にならないと
いう特徴を有する。矩形または三角形状のゲイト電極（
１８）、（１８′）は、その下端での巾が０．０５〜１
．５μｍ代表的には０．２〜１．０μｍを有し、さらに
チャネル形成領域（６）、（６′）の側方向でこの領域
を覆ってその高さを０．２〜２．５μｍ代表的には０．
３〜０．８μｍとしている。
は、ドレインまたはソース（４）の端部（４４）と、凹
状領域（３５）の高さの差で決めることができる。この
ゲイト電極（１８）、（１８′）の高さに対する余裕と
してＬＤＤのドレインまたはソース（５）、（５′）を
有しており、異方性エッチを多少しすぎても、ゲイト電
極（１８）、（１８′）がオフセット状態にならないと
いう特徴を有する。矩形または三角形状のゲイト電極（
１８）、（１８′）は、その下端での巾が０．０５〜１
．５μｍ代表的には０．２〜１．０μｍを有し、さらに
チャネル形成領域（６）、（６′）の側方向でこの領域
を覆ってその高さを０．２〜２．５μｍ代表的には０．
３〜０．８μｍとしている。
第２図（Ｄ）において、矩形または三角形状のゲイト電
極（１８）、（１８′）は、下端部の巾が０．１〜１μ
ｍという細さであるが、その層は設計の必要に応じてフ
ィールド絶縁物（３）上にリードとして延在させて、そ
のリードの巾を１〜１０μｍと巾広に設け、同一基板に
設けられた他のＭＩＳＦＥＴ（７）電極リードと連結し
たり、または他のキャパシタ、抵抗等と電気的に連結し
てもよいことはいうまでもない。
極（１８）、（１８′）は、下端部の巾が０．１〜１μ
ｍという細さであるが、その層は設計の必要に応じてフ
ィールド絶縁物（３）上にリードとして延在させて、そ
のリードの巾を１〜１０μｍと巾広に設け、同一基板に
設けられた他のＭＩＳＦＥＴ（７）電極リードと連結し
たり、または他のキャパシタ、抵抗等と電気的に連結し
てもよいことはいうまでもない。
次に第２図（Ｄ）に示される如く、イオン注入法により
ソースまたはドレイン（４）およびドレインまたはソー
ス（５）、（５′）よりも高濃度であって、オームコン
タクトを電極で行わしめるため、Ｎ型の不純物である砒
素を３０〜１５０ＫｅＶの加速電圧にて注入し、１×１
０１９〜１×１０２１ｃｍ−３程度の不純物濃度で第２
の不純物領域（１４）をその下端部（４７）を矩形また
は三角形状のゲイト電極（１８）、（１８′）の下端部
（４６）の位置と概略一致させて、基板底部に形成させ
た。そして他の電極（１３）とオーム接触させやすくし
た。
ソースまたはドレイン（４）およびドレインまたはソー
ス（５）、（５′）よりも高濃度であって、オームコン
タクトを電極で行わしめるため、Ｎ型の不純物である砒
素を３０〜１５０ＫｅＶの加速電圧にて注入し、１×１
０１９〜１×１０２１ｃｍ−３程度の不純物濃度で第２
の不純物領域（１４）をその下端部（４７）を矩形また
は三角形状のゲイト電極（１８）、（１８′）の下端部
（４６）の位置と概略一致させて、基板底部に形成させ
た。そして他の電極（１３）とオーム接触させやすくし
た。
また、電極リード（１１）、（１２）とドレインまたは
ソース（５）として作用する第１の不純物領域（１５）
とを連結し、さらに、他の電極リード（１１′）とをオ
ーム接触させるため、電極下にはそれより高濃度不純物
領域（１５′）を有し、これらにドレインまたはソース
（５′）用のコンタクト（１１′）を形成させている。
ソース（５）として作用する第１の不純物領域（１５）
とを連結し、さらに、他の電極リード（１１′）とをオ
ーム接触させるため、電極下にはそれより高濃度不純物
領域（１５′）を有し、これらにドレインまたはソース
（５′）用のコンタクト（１１′）を形成させている。
かくして縦チャネル型であり、ソース、ドレインはＬＤ
Ｄ構造としつつ、凹状領域の上方および基板上面の横表
面を外部とのコンタクト用にし、かつ縦チャネル型のい
わゆる縦横型のＭＩＳＦＥＴとすることができた。その
ため、ソース、ドレインに対する電極（コンタクト）の
形成がしやすくなって、かつチャネル長を０．１〜１μ
ｍと小さく、精密にその長さをＬＤＤ構造を用いること
により制御製造が可能となった。
Ｄ構造としつつ、凹状領域の上方および基板上面の横表
面を外部とのコンタクト用にし、かつ縦チャネル型のい
わゆる縦横型のＭＩＳＦＥＴとすることができた。その
ため、ソース、ドレインに対する電極（コンタクト）の
形成がしやすくなって、かつチャネル長を０．１〜１μ
ｍと小さく、精密にその長さをＬＤＤ構造を用いること
により制御製造が可能となった。
以上の実施例より明らかなごとく、本発明は縦型の矩形
または三角形状のゲイト電極（１８）、（１８′）を凹
状の領域に隣接して機械強度を大としつつもチャネル形
成領域（１６）、（１６′）に隣接するソース（４），
ドレイン（５），（５′）はＬＤＤとした縦チャネル型
ＭＩＳＦＥＴを得ることができた。
または三角形状のゲイト電極（１８）、（１８′）を凹
状の領域に隣接して機械強度を大としつつもチャネル形
成領域（１６）、（１６′）に隣接するソース（４），
ドレイン（５），（５′）はＬＤＤとした縦チャネル型
ＭＩＳＦＥＴを得ることができた。
ゲイト電極（１８）、（１８′）の厚さが大きいため、
ジオメトリカルには強度的に弱くなり、またＵＬＳＩで
の固有の欠点の凹凸が激しくなりやすいため、それを電
気的には絶縁膜（１７）にてアイソレイションにし、さ
らに力学的には凹状の領域によりかからせることにより
補強させることができたことを特徴としている。
ジオメトリカルには強度的に弱くなり、またＵＬＳＩで
の固有の欠点の凹凸が激しくなりやすいため、それを電
気的には絶縁膜（１７）にてアイソレイションにし、さ
らに力学的には凹状の領域によりかからせることにより
補強させることができたことを特徴としている。
第２図（Ｄ）において明らかなごとく、ソースまたはド
レイン（４），ドレインまたはソース（５），（５′）
をチャネル形成領域（６）、（６′）にて離間し、この
チャネル形成領域の側面のゲイト絶縁膜（２）の側面に
ゲイト電極（１８）、（１８′）を作ることにより、精
密に制御されたチャネル長を有し、かつトランジスタの
基板全体をしめた面積を小さくする縦横型マイクロチャ
ネル（μチャネル）型のＭＩＳＦＥＴを作ることができ
る。
レイン（４），ドレインまたはソース（５），（５′）
をチャネル形成領域（６）、（６′）にて離間し、この
チャネル形成領域の側面のゲイト絶縁膜（２）の側面に
ゲイト電極（１８）、（１８′）を作ることにより、精
密に制御されたチャネル長を有し、かつトランジスタの
基板全体をしめた面積を小さくする縦横型マイクロチャ
ネル（μチャネル）型のＭＩＳＦＥＴを作ることができ
る。
『実施例２』
この実施例は、第２図（Ｄ）においてさらに２つのＭＩ
ＳＦＥＴ（１０）、（１０′）と２つのキャパシタ（２
０）、（２０′）とをそれぞれ直列に接合させ、１Ｔｒ
／Ｃｅｌｌを２つ対にして設けたものである。即ち、凹
状の領域（３５）にはチャネル形成領域（６），（６′
）を有し、その下部にソースまたはドレイン（４）、高
濃度の第２の不純物領域（１４）を有する。またその半
導体基板（１）の上部の周辺部にはフィールド絶縁物（
３）を設け、第１の不純物領域（１５）、（１５′）と
その上側にドレインまたはソース（５），（５′），ゲ
イト電極（１８），（１８′），ゲイト絶縁膜（２），
（２′）として２つのＭＩＳＦＥＴ（１０）、（１０′
）を構成した。このオーム接触をさせるＮ＋の第１の領
域（１５）、（１５′）に連結してキャパシタ（２０）
，（２０′）の下側電極（２１），（２１′），誘電体
（２２），（２２′），さらにその上に上側電極（２３
），（２３′）を設け、これによりキャパシタ（２０）
、（２０′）とした。
ＳＦＥＴ（１０）、（１０′）と２つのキャパシタ（２
０）、（２０′）とをそれぞれ直列に接合させ、１Ｔｒ
／Ｃｅｌｌを２つ対にして設けたものである。即ち、凹
状の領域（３５）にはチャネル形成領域（６），（６′
）を有し、その下部にソースまたはドレイン（４）、高
濃度の第２の不純物領域（１４）を有する。またその半
導体基板（１）の上部の周辺部にはフィールド絶縁物（
３）を設け、第１の不純物領域（１５）、（１５′）と
その上側にドレインまたはソース（５），（５′），ゲ
イト電極（１８），（１８′），ゲイト絶縁膜（２），
（２′）として２つのＭＩＳＦＥＴ（１０）、（１０′
）を構成した。このオーム接触をさせるＮ＋の第１の領
域（１５）、（１５′）に連結してキャパシタ（２０）
，（２０′）の下側電極（２１），（２１′），誘電体
（２２），（２２′），さらにその上に上側電極（２３
），（２３′）を設け、これによりキャパシタ（２０）
、（２０′）とした。
第２図（Ｄ）において、（２４）はビット線であり、（
１８）、（１８′）をワード線として１Ｔｒ／Ｃｅｌｌ
を２個対をなす構造とするメモリシステムの一部である
。かかる構造とすると、２つのＭＩＳＦＥＴ（１０）、
（１０′）用に共通させることができ、又誘電体（２２
）、（２２′）はゲイト絶縁膜とは異なる高い誘電率の
材料、例えば酸化タンタル、酸化チタン、窒化珪素、チ
タン酸バリウムまたはこれらの多層膜等を使用すること
ができるスタックト型メモリセルの特徴を有する。この
実施例において、ゲイト電極（１８）、（１８′）の外
周辺がその酸化物の層間絶縁物（１７）により絶縁され
ているが、その厚さは０．１〜１．０μｍとした。
１８）、（１８′）をワード線として１Ｔｒ／Ｃｅｌｌ
を２個対をなす構造とするメモリシステムの一部である
。かかる構造とすると、２つのＭＩＳＦＥＴ（１０）、
（１０′）用に共通させることができ、又誘電体（２２
）、（２２′）はゲイト絶縁膜とは異なる高い誘電率の
材料、例えば酸化タンタル、酸化チタン、窒化珪素、チ
タン酸バリウムまたはこれらの多層膜等を使用すること
ができるスタックト型メモリセルの特徴を有する。この
実施例において、ゲイト電極（１８）、（１８′）の外
周辺がその酸化物の層間絶縁物（１７）により絶縁され
ているが、その厚さは０．１〜１．０μｍとした。
第２図（Ｄ）の本発明の実施例と対応して２つのＭＩＳ
ＦＥＴ（１０），（１０′）およびキャパシタ（２０）
，（２０′）を第２図（Ｅ）に示す。この記号は以下の
実施例３でも同じである。
ＦＥＴ（１０），（１０′）およびキャパシタ（２０）
，（２０′）を第２図（Ｅ）に示す。この記号は以下の
実施例３でも同じである。
ポリイミド等の層間絶縁物を形成し、その底面に第３の
導電体配線（９）を形成してもよい。
導電体配線（９）を形成してもよい。
そしてセルの面積をきわめて小さく高密度に形成するこ
とができた。
とができた。
『実施例３』
この実施例は第３図にその縦断面図が示されている。
図面より明らかなごとく、フィールド絶縁物（３）を（
３３）をマスクとして作る。半導体基板表面上に凹状に
単結晶の半導体（１）を異方性エッチングをして設け、
その側周辺と基板底部とのコーナ部にゲイト絶縁膜（２
），（２′）を設け、ゲイト電極（１８），（１８′）
を一対をなして形成している。低不純物濃度のＬＤＤ構
造のドレインまたはソース（５）、（５′）、ソースま
たはドレイン（４）をチャネル長（６），（６′）を精
密に制御するために設けている。この珪素の如きゲイト
電極の一部をマスクとして高濃度の第１の不純物領域（
１５）、（１５′）を設け、かつ凹状領域の下部にも同
時に第２の高不純物濃度の領域（１４）をゲイト電極（
１８）、（１８）をマスクとしてセルフアラインでイオ
ン注入法により設けた。またチャネル形成領域（６）、
（６′）は斜め方向からのイオン注入（３８）、（３８
′）により成就し、スレッシュホールド電圧の制御をし
た。こうしてμチャネルＭＩＳＦＥＴ（１０）、（１０
′）を２ケ対をなす構造に設けた。
３３）をマスクとして作る。半導体基板表面上に凹状に
単結晶の半導体（１）を異方性エッチングをして設け、
その側周辺と基板底部とのコーナ部にゲイト絶縁膜（２
），（２′）を設け、ゲイト電極（１８），（１８′）
を一対をなして形成している。低不純物濃度のＬＤＤ構
造のドレインまたはソース（５）、（５′）、ソースま
たはドレイン（４）をチャネル長（６），（６′）を精
密に制御するために設けている。この珪素の如きゲイト
電極の一部をマスクとして高濃度の第１の不純物領域（
１５）、（１５′）を設け、かつ凹状領域の下部にも同
時に第２の高不純物濃度の領域（１４）をゲイト電極（
１８）、（１８）をマスクとしてセルフアラインでイオ
ン注入法により設けた。またチャネル形成領域（６）、
（６′）は斜め方向からのイオン注入（３８）、（３８
′）により成就し、スレッシュホールド電圧の制御をし
た。こうしてμチャネルＭＩＳＦＥＴ（１０）、（１０
′）を２ケ対をなす構造に設けた。
次にこの第１の不純物領域（１５）、（１５′）に設け
られているコンタクト開口（９）、（９′）が実施例１
と同様に設けられているため、これにより誘電体の下側
電極（２１）、（２１′）を、例えばドープドシリコン
を０．１〜１μｍの厚さに形成させて設けた。この底面
にスパッタ法により酸化タンタル膜（２２）、（２２′
）を１００〜５００Åの厚さに形成した。この後この面
上に対抗電極（２３）、（２３）′）を金属または半導
体により設け、これをフォトエッチングした後、キャパ
シタ（２０）、（２０′）とした。
られているコンタクト開口（９）、（９′）が実施例１
と同様に設けられているため、これにより誘電体の下側
電極（２１）、（２１′）を、例えばドープドシリコン
を０．１〜１μｍの厚さに形成させて設けた。この底面
にスパッタ法により酸化タンタル膜（２２）、（２２′
）を１００〜５００Åの厚さに形成した。この後この面
上に対抗電極（２３）、（２３）′）を金属または半導
体により設け、これをフォトエッチングした後、キャパ
シタ（２０）、（２０′）とした。
かくしてキャパシタ（２０）、（２０′）をスタックド
型メモリセルとして作ることができた。加えて、このキ
ャパシタをフィールド絶縁膜（３）上または凹状領域（
３５）およびゲイト電極（１８），（１８′）上にわた
って設けることができ、セル面積の高密度化をはかるこ
とができた。第２の不純物領域（１４）にコンタクトを
介して多層配線（２４）を層間絶縁膜（１７）上にワー
ド線として設け、ゲイト電極（１８）、（１８′）をビ
ット線として用いることによって、セルフアライン的に
縦チャネル型、ソース、ドレイン横配列型のＭＩＳＦＥ
Ｔを対をなして形成したことは、小型化、高密度化と信
頼性の向上にきわめて有効であった。
型メモリセルとして作ることができた。加えて、このキ
ャパシタをフィールド絶縁膜（３）上または凹状領域（
３５）およびゲイト電極（１８），（１８′）上にわた
って設けることができ、セル面積の高密度化をはかるこ
とができた。第２の不純物領域（１４）にコンタクトを
介して多層配線（２４）を層間絶縁膜（１７）上にワー
ド線として設け、ゲイト電極（１８）、（１８′）をビ
ット線として用いることによって、セルフアライン的に
縦チャネル型、ソース、ドレイン横配列型のＭＩＳＦＥ
Ｔを対をなして形成したことは、小型化、高密度化と信
頼性の向上にきわめて有効であった。
この実施例においても、実施例２と同様に、誘電体の材
料に酸化タンタル等の高誘電率の材料を使用でき、また
ビット線を領域（２４）、ワード線をゲイト電極（１８
），（１８′）と一対をなす１Ｔｒ／ｃｅｌｌのメモリ
システムの一部として構成させることができた。
料に酸化タンタル等の高誘電率の材料を使用でき、また
ビット線を領域（２４）、ワード線をゲイト電極（１８
），（１８′）と一対をなす１Ｔｒ／ｃｅｌｌのメモリ
システムの一部として構成させることができた。
以上の実施例２、３はすべて１Ｔｒ／ＣｅｌｌのＤＲＡ
Ｍ（タイヤミックメモリ）を作ることを目的としている
。
Ｍ（タイヤミックメモリ）を作ることを目的としている
。
しかし本発明のプロセスは、そのすべてにおいて同様に
、同一基板の他部に増巾またインバータ等のμチャネル
ＭＩＳＦＥＴを同じ形状を有して形成することができる
。このためメモリシステムまたはロジックシステムを作
るにきわめて好都合であった。
、同一基板の他部に増巾またインバータ等のμチャネル
ＭＩＳＦＥＴを同じ形状を有して形成することができる
。このためメモリシステムまたはロジックシステムを作
るにきわめて好都合であった。
またキャパシタの下側電極、上側電極及び第１の領域は
、すべて基板と同一主成分で形成されたシリコンファミ
リーとして信頼性を向上させてもよい。またこれらはＮ
チャネルＭＩＳＦＥＴを集積化したものであるから、凹
状領域を同一基板に複数個有しており、その一部をＰチ
ャネルＭＩＳＦＥＴとして相補形（コンプリメンタリ型
）集積回路とすることは有効である。
、すべて基板と同一主成分で形成されたシリコンファミ
リーとして信頼性を向上させてもよい。またこれらはＮ
チャネルＭＩＳＦＥＴを集積化したものであるから、凹
状領域を同一基板に複数個有しており、その一部をＰチ
ャネルＭＩＳＦＥＴとして相補形（コンプリメンタリ型
）集積回路とすることは有効である。
本発明において、ゲイト絶縁膜中に電気的にフローティ
ングの電極を設け、フローティングゲイト型不揮発性メ
モリを構成させてもよい。
ングの電極を設け、フローティングゲイト型不揮発性メ
モリを構成させてもよい。
以上の３つの実施例において、第１の領域を構成する材
料また縦型の矩形または三角形状のゲイト電極（１８）
を構成する材料は、Ｐ＋またはＮ＋型の導電型を有する
不純物をドープした基板と同一主成分の材料、例えば珪
素を中心として記した。
料また縦型の矩形または三角形状のゲイト電極（１８）
を構成する材料は、Ｐ＋またはＮ＋型の導電型を有する
不純物をドープした基板と同一主成分の材料、例えば珪
素を中心として記した。
しかしそれらは珪素とＭｏ、Ｗとの混合物または化合物
（ＭｏＳｉ２、ＷＳｉ２）であってもよく、また真性、
Ｐ−型またはＮ＋型の半導体を多層構造にしても、また
珪素の如き半導体とＭｏ、Ｗ、白金またはその化合物と
の多層構造を有せしめてもよいことはいうまでもない。
（ＭｏＳｉ２、ＷＳｉ２）であってもよく、また真性、
Ｐ−型またはＮ＋型の半導体を多層構造にしても、また
珪素の如き半導体とＭｏ、Ｗ、白金またはその化合物と
の多層構造を有せしめてもよいことはいうまでもない。
本発明においては、半導体基板は単結晶珪素を主として
記した。しかしＧａＡｓ、ＩｎＰ等の化合物半導体であ
っても、また多結晶、アモルファス、セミアモルファス
半導体であってもよいことはいうまでもない。
記した。しかしＧａＡｓ、ＩｎＰ等の化合物半導体であ
っても、また多結晶、アモルファス、セミアモルファス
半導体であってもよいことはいうまでもない。
またチャネル形成領域は表面拡散を用いるＭＩＳＦＥＴ
ではなくうめこみチャネル型としてもよい。
ではなくうめこみチャネル型としてもよい。
また多数キャリアを用いる方法であってもよい。
これらはゲイト絶縁膜下のチャネル部の構造の制御方法
に基づく。
に基づく。
「効果」
以上の実施例より明らかな如く、本発明は従来の一対の
構造を有するソース、ドレインをゲイト電極により互い
に離間して横方向に配線した構造ではなく、ソースまた
はドレインは外部とのコンタクトがしやすく、底面が基
板上と同じ一平面を有し、かつチャネル縦型を有せしめ
ることによりマイクロチャネルとした。そしてかかるマ
イクロチャネルであっても、そのチャネル長は精密制御
かでき得るよう、それらにＬＤＤとしてのソースおよび
トレインを形成し、イオン注入の濃度で制御した特徴を
有する。そして、ゲイト電極は凹状の第１の領域にその
側部がよりかかるようにして力学的に補強をした構造を
有して高信頼性化に努めた。チャネル形成領域のスレッ
シュホールド電圧は、斜めまたは横方向より半導体下部
にホウ素等の不純物をドープして設けられた構造を有し
、その構造的な特徴、さらに０．１〜１μｍのチャネル
長により周波数応答速度が１〜１０ＧＨｚを有する極短
チャネル（μチャネル）ＭＩＳＦＥＴを電子ビーム露光
等の技術を絶対必要条件として用いることなしに実施せ
しめるという大きな特徴を有する。
構造を有するソース、ドレインをゲイト電極により互い
に離間して横方向に配線した構造ではなく、ソースまた
はドレインは外部とのコンタクトがしやすく、底面が基
板上と同じ一平面を有し、かつチャネル縦型を有せしめ
ることによりマイクロチャネルとした。そしてかかるマ
イクロチャネルであっても、そのチャネル長は精密制御
かでき得るよう、それらにＬＤＤとしてのソースおよび
トレインを形成し、イオン注入の濃度で制御した特徴を
有する。そして、ゲイト電極は凹状の第１の領域にその
側部がよりかかるようにして力学的に補強をした構造を
有して高信頼性化に努めた。チャネル形成領域のスレッ
シュホールド電圧は、斜めまたは横方向より半導体下部
にホウ素等の不純物をドープして設けられた構造を有し
、その構造的な特徴、さらに０．１〜１μｍのチャネル
長により周波数応答速度が１〜１０ＧＨｚを有する極短
チャネル（μチャネル）ＭＩＳＦＥＴを電子ビーム露光
等の技術を絶対必要条件として用いることなしに実施せ
しめるという大きな特徴を有する。
第１図は従来より知られたＭＩＳＦＥＴの縦断面図を示
す。 第２図は本発明の実施例の製造工程及び構造を示すため
の縦断面図である。 第３図、第４図は１Ｔｒ／Ｃｅｌｌのメモリを一対をな
して設けた本発明の他の実施例の縦断面図である。 １…・半導体基板 ３５…・凹状の領域 ２、２′…ゲイト絶縁物 ３…・フィールド絶縁物 ４…・ソースまたはドレイン ５、５′…ドレインまたはソース １４…・第２の不純物領域 １５、１５′…第１の不純物領域 １８、１８′…ゲイト電極 １０、１０′…絶縁ゲイト型電界効果トランジスタ（Ｍ
ＩＳＦＥＴ） ２０、２０′…キャパシタ ■〜■…フォトマスクによるパターニ ング処理
す。 第２図は本発明の実施例の製造工程及び構造を示すため
の縦断面図である。 第３図、第４図は１Ｔｒ／Ｃｅｌｌのメモリを一対をな
して設けた本発明の他の実施例の縦断面図である。 １…・半導体基板 ３５…・凹状の領域 ２、２′…ゲイト絶縁物 ３…・フィールド絶縁物 ４…・ソースまたはドレイン ５、５′…ドレインまたはソース １４…・第２の不純物領域 １５、１５′…第１の不純物領域 １８、１８′…ゲイト電極 １０、１０′…絶縁ゲイト型電界効果トランジスタ（Ｍ
ＩＳＦＥＴ） ２０、２０′…キャパシタ ■〜■…フォトマスクによるパターニ ング処理
Claims (1)
- 【請求項１】一導電型の半導体基板に凹状の領域を形成
す る工程と、前記凹状の領域の上部および前記半導体基板
の底部にソースまたはドレインおよびドレインまたはソ
ースを形成する工程と、前記凹状の第１の領域の側面に
ゲイト絶縁膜を前記工程の前または後に形成する工程と
、前記ゲイト絶縁膜上であって前記凹状の半導体基板の
コーナ部にゲイト電極を構成するための被膜を形成する
工程と、該被膜に異方性エッチングを行い、前記コーナ
部に矩形または三角形のゲイト電極を形成する工程と、
前記ゲイト電極をマスクとして前記半導体基板の底部に
前記ソースまたはドレインの不純物領域よりも高濃度の
不純物を添加して第１の不純物領域を形成するとともに
、前記凹状の領域の上部に前記ドレインまたはソースよ
りも高濃度の第２の不純物領域を形成する工程とを有す
ることを特徴とする縦チャネル型絶縁ゲイト型電界効果
半導体装置の作製方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196870A JPH04218971A (ja) | 1990-07-25 | 1990-07-25 | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 |
| US08/168,360 US5464780A (en) | 1990-07-25 | 1993-12-17 | Method of forming insulated gate effect transistor in a substrate depression |
| US08/424,194 US5587340A (en) | 1990-07-25 | 1995-04-19 | Method of forming a semiconductor device in a substrate depression |
| US08/424,193 US5872375A (en) | 1990-07-25 | 1995-04-19 | Semiconductor device including a pair of field effect transistors formed in a depression |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196870A JPH04218971A (ja) | 1990-07-25 | 1990-07-25 | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218971A true JPH04218971A (ja) | 1992-08-10 |
Family
ID=16365020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196870A Pending JPH04218971A (ja) | 1990-07-25 | 1990-07-25 | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04218971A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322708A (ja) * | 2004-05-07 | 2005-11-17 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP2006319241A (ja) * | 2005-05-16 | 2006-11-24 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| WO2013118706A1 (ja) * | 2012-02-10 | 2013-08-15 | 国立大学法人大阪大学 | 三次元構造を有する薄膜トランジスタ及びその製造方法 |
-
1990
- 1990-07-25 JP JP2196870A patent/JPH04218971A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322708A (ja) * | 2004-05-07 | 2005-11-17 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP2006319241A (ja) * | 2005-05-16 | 2006-11-24 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| WO2013118706A1 (ja) * | 2012-02-10 | 2013-08-15 | 国立大学法人大阪大学 | 三次元構造を有する薄膜トランジスタ及びその製造方法 |
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